三位二进制加法计数器序列信号发生器的设计用集成芯片设计一个256进制加法计数器.docx

1、三位二进制加法计数器序列信号发生器的设计用集成芯片设计一个256进制加法计数器1课程设计的目的与作用1. 了解同步计数器及序列信号发生器工作原理；2. 掌握计数器电路的分析，设计方法及应用；3. 掌握序列信号发生器的分析，设计方法及应用；2设计任务2.1同步计数器1. 使用设计一个循环型3位2进制加法计数器，其中无效状态为（001，010），组合电路选用与门和与非门等。2. 根据自己的设计接线。3. 检查无误后，测试其功能。2.2序列信号发生器1. 使用设计一个能循环产生给定序列的序列信号发生器，其中发生序列（1000001），组合电路选用与门和与非门等。 根据自己的设计接线。2. 检查无误后

2、，测试其功能。3设计原理3.1同步计数器（1）计数器是用来统计输入脉冲个数电路，是组成数字电路和计算机电路的基本时序 逻辑部件。计数器按长度可分为：二进制，十进制和任意进制计数器。计数器不仅有加法计数器，也有减法计数器。如果一个计数器既能完成累加技术功能，也能完成递减功能，则称其为可逆计数器。在同步计数器中，个触发器共用同一个时钟信号。（2）时序电路的分析过程：根据给定的时序电路，写出各触发器的驱动方程，输出方程，根据驱动方程带入触发器特征方程，得到每个触发器的词态方程；再根据给定初太，一次迭代得到特征转换表，分析特征转换表画出状态图。（3）设计过程：设计流程如图1所示。时序逻辑问题状态赋值状

3、态转换图最简逻辑表达式逻辑图选定触发器类型检查能否自启动 图1 同步时序逻辑电路设计流程 3.1.1加法计数器 CP是输入计数脉冲，所谓计数，就是记CP脉冲个数，每来一个CP脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器记满时再来CP脉冲，计数器归零的同时给高位进位，即要给高位进位信号。 3.1.2减法计数器CP是输入减法计数脉冲，每输入一个CP脉冲，计数器就减一个1，当不够减时就向高位借位，显然向高位借来的1应当8,8-1=7。因此在状态为000时，输入一个CP脉冲，不够减，向高位借1当8，减去1后剩7，所以计数器的状态应该由000转换到111，且同时应向

4、高位送出借位信号。3.1.3用集成芯片设计一个256进制的加法器选取两片74LS161设计由状态0000000011111111的256进制加法计数器。74LS161具有以下功能：异步清零功能 当时，计数器清零。在时，其他输入信号都不起作用，由时钟触发器的逻辑特性知道，其异步输入端信号是优先的，正是通过复位计数器也即使异步清零的。同步并行置数功能 当、时，在CP上升沿操作下，并行输入数据进入计数器，使。二进制同步加法计数功能 当时，若,则计数器对CP信号按照8421编码进行加法计数。保持功能 当时，若,则计数器将保持原来状态不变。对于进位信号有两种情况，如果,那么;若是,则。3.2序列信号发生

5、器（1) 序列是把一组0,1数码按一定规则顺序排列的串行信号，可以做同步信号地址码，数据等，也可以做控制信号。 （2) 计数型序列信号发生器是在计数器的基础上加上反馈网络构成。要实现序列长度为M序列信号发生器。其设计步骤为：a 先设计一个计数模值为M的计数器；b 再令计数器每一个状态输出符合序列信号要求；C 根据计数器状态转换关系和序列信号要求设计输出组合网络。 4实验步骤4.1同步计数器 4.1.1加法计数器 （1）根据要求有其状态图如下图2所示。 000 /0 011 /0 100 /0 101 /0 110 0 111 0/1 排列Q2nQ1nQ0n 输出 /Y 图2 状态图（2）选择触

6、发器，求时钟方程、输出方程、状态方程a 选择触发器 由于触发器功能齐全、使用灵活，在这里选用3个CP下降沿触发的边沿JK触发器。b 求时钟方程 采用同步方案，故取 CP0=CP1=CP2=CP （1.1） CP是整个要设计的时序电路的输入时钟脉冲。c 求输出方程 确定约束项 由所给题目有无效状态为001,010其对应的最小项为和是约束项。由图2所示状态图所规定的输出与现态之间的逻辑关系，可以直接画出输出信号Y的卡诺图，如图3所示。 Q1nQ0n Q2n 00 01 11 10 0 1 图3 Y的卡诺图显然，根据图3可以得到 (1.2)d求状态方程由图2所示状态图可直接画出如图4所示电路次态Q2

7、n+1Q1n+1Q0n+1卡诺图。再分解开便可得到如图5所示各触发器的卡诺图。 Q1nQ0n Q2n 00 01 11 10 0 1 图4 次态Q2n+1Q1n+1Q0n+1卡诺图 Q1nQ0n Q2n 00 01 11 10 0 1 (a) Q2n+1卡诺图 Q1nQ0n Q2n 00 01 11 10 0 1 (b) Q1n+1卡诺图 Q1nQ0n Q2n 00 01 11 10 0 1 (c) Q0n+1卡诺图 图5 各触发器的卡诺图显然，由图5所示各触发器的卡诺图便可很容易的得到 (1.3) (3)求驱动方程 触发器的特性方程为 (1.4)化简后可得驱动方程 （1.5） （4）Mult

8、isim仿真电路图 图6 仿真电路图（5）检查电路能否自启动将无效状态001、010代入式（1.2）（1.3）中进行计算，结果如下： 001 /0 010 0 011 （有效状态） 可见，所设计的时序电路能够自启动。4.1.2减法计数器（1）缺少状态001状态图如下图7所示000 0 010 0 011 0 100 0 101 0 110 0 111 1 图7 状态图排列Q2nQ1nQ0n 输出 /Y（2）选择触发器，求时钟方程、输出方程、状态方程 选择触发器由于触发器功能齐全、使用灵活，在这里选用3个CP下降沿触发的边沿JK触发器。 求时钟方程采用同步方案，故取 CP0=CP1=CP2=CP

9、 （1.6） CP是整个要设计的时序电路的输入时钟脉冲。 求输出方程约束条件是001，其对应的最小项为是约束项由图7所示状态图所规定的输出与现态之间的逻辑关系，可以直接画出输出信号Y的卡诺图，如图8所示。 Q1nQ0n Q2n 00 01 11 10 0 1 图8 Y卡诺图 由图可得 （1.7）（3）求状态方程 由图7所示状态图可直接画出如图9所示电路次态Q2n+1Q1n+1Q0n+1卡诺图。再分解开便可得到如图10所示各触发器的卡诺图。 Q1nQ0n Q2n 00 01 11 10 0 1 图9 次态Q2n+1Q1n+1Q0n+1卡诺图 Q1nQ0n Q2n 00 01 11 10 0 1

10、Q2n+1卡诺图 Q1nQ0n Q2n 00 01 11 10 0 1 Q1n+1卡诺图 Q1nQ0n Q2n 00 01 11 10 0 1 Q0n+1卡诺图 图10 各触发器的卡诺图 由图10可以得到 （1.8） (3)求驱动方程 JK触发器的特性方程为 （1.9） （1.10） （4）Multisim仿真电路图 图11 电路仿真图 4.1.3用集成芯片设计一个256进制的加法器 （1）74LS161的引脚功能 CP是输入计数脉冲，也就是加到各个触发器的时钟信号端的时钟脉冲；是清零端；是置数控制端；和是两个计数器工作状态控制端；是并行输入数据端；CO是进位信号输出端；是计数器状态输出端。

11、输 入输 出CPCO000000101111计数110保持110保持0 图12 74LS161状态表（2）选用芯片的二进制同步加法计数功能，256进制正好是两片74LS161全用，所以，。仿真图如下 图13 仿真图4.2序列信号发生器（1）采用JK触发器、与门和与非门组成缺少状态100，发生序列为1000001的序列信号发生器状态图如下所示。 000 0/1 001 0/0 010 0/0 011 0/0 101 0 0 110 0 0 111 0/1 排列Q2nQ1nQ0n 输出 /Y 图14 状态图 （1）求输出方程 Q1nQ0n Q2n 00 01 11 10 0 1 图 15 输出Y卡

12、诺图 由图可得 （1.11） Q1Q2Q3Y0001001001000110101011001111 图16 真值表 （2）求状态方程 Q1nQ0n Q2n 00 01 11 10 0 1 图 17 次态Q2n+1Q1n+1Q0n+1卡诺图 Q1nQ0n Q2n 00 01 11 10 0 1 Q2n+1卡诺图 Q1nQ0n Q2n 00 01 11 10 0 1 Q1n+1卡诺图 Q1nQ0n 1000111X Q2n 00 01 11 10 0 1 Q0n+1卡诺图 图18 各个触发器的卡诺图 由卡诺图可得： （1.12） （3）求驱动方程JK触发器的特征方程 （1.13） （1.14） （4）Multisim仿真电路图 图19 仿真电路图5设计总结与体会通过本次课程设计使我对同步计数器及序列信号发生器工作原理有了更深的了解，同时掌握计数器电路的分析，设计方法及应用和序列信号发生器的分析，设计方法及应用，基本能够独立设计出一般简单的电路。6参考文献1数字电子技术基础简明教程/余孟尝主编；清华大学电子学教研组编.3版.北京：高等教育出版社，2006.7（2007重印）2张利萍.王向磊编.数字电子技术实验. 沈阳：沈阳理工大学出版