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1、基于数字钟设计南京理工大学EDA设计（2）实验报告 作者：王刚 学号：0904210246学院：电光 专业：电子信息工程指导老师： 花汉兵 实验日期： 11月2411月28 2011年多功能数字钟设计摘要：利用QuartusII软件采用模块化设计方法设计一个数字钟。通过原理图输入进行设计，取代VHDL语言设计。软件仿真调试成功后编译下载至可编程实验系统SmartSOPC中进行硬件测试。实现并充分领略硬件设计软件化的精髓。关键词：软件; 数字钟; 模块化; VHDL; 可编程; 硬件Abstract:Using the QuartusII software design a digital be

2、ll with the blocking method.The design takes theory drawing instead of VHDL language.After emluating and debuging successfully,translate and edit the code.Then,download the result to the programmable SmartSOPC system and test it in hardware.Realizing the soul of designing hardware by software.Keywor

3、ds:software; digital bell; blocking method; VHDL; programmable; hardware目录一、设计内容简介4二、设计要求4三、方案论证（整体电路设计原理）4四、子模块设计原理4.0 脉冲产生电路64.1 计时电路114.2 显示电路144.3 保持电路164.4 清零电路174.5 校分电路184.6 校时电路184.7 整点报时电路184.8 闹钟设定电路204.9闹钟报时电路224.10其他模块244.11电路总图26五、实验中遇到问题及解决方法29六、结论29七、实验心得29八、参考文献30一 设计内容简介设计一个数字钟，可以完成

4、00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。我们设计的电路在具有基本功能的基础上，增加了下列功能：整点报时、闹钟设置、彩铃和星期显示调节功能。二 设计要求2.0 基本要求1、能进行正常的时、分、秒计时功能；2、分别由六个数码管显示时分秒的计时；3、K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）；4、K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零）；5、K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）；6、K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时）；

5、2.1 提高部分要求1、使时钟具有整点报时功能（当时钟计到5953”时开始报时，在5953”, 5955”,5957”时报时频率为512Hz，5959”时报时频率为1KHz）；2、闹表设定功能；三 方案论证本实验在实现实验基本功能的基础上，加入了整点报时、闹钟设置、示调节。 数字计时器基本功能是计时，因此首先需要获得具有精确振荡时间的脉振信号，以此作为计时电路的时序基础，实验中可以使用的振荡频率源为48MHZ，通过分频获得所需脉冲频率（1Hz,1KHz,2KHz）。为产生秒位，设计一个模60计数器，对1HZ的脉冲进行秒计数，产生秒位；为产生分位，通过秒位的进位产生分计数脉冲，分位也由模60计数

6、器构成；为产生时位，用一个模24计数器对分位的进位脉冲进行计数。整个数字计时器的计数部分共包括六位：时十位、时个位、分十位、分个位、秒十位和秒个位。显示功能是通过数选器、译码器、码转换器和7段显示管实现的。因为实验中只用一个译码显示单元，7个7段码，所以通过4个8选一其中六个输出端有效MUX和一个3-8译码器配合，根据计数器的信号进行数码管的动态显示。清零功能是通过控制计数器清零端的电平高低来实现的。只需使清零开关按下时各计数器的清零端均可靠接入有效电平（本实验中是低电平），而清零开关断开时各清零端均接入无效电平即可。校分校时功能由防抖动开关、逻辑门电路实现。其基本原理是通过逻辑门电路控制分计

7、数器的计数脉冲，当校分校时开关断开时，计数脉冲由低位计数器提供；当按下校分校时开通时，既可以手动触发出发式开关给进位脉冲，也可以有恒定的1Hz脉冲提供恒定的进位信号，计数器在此脉冲驱动下可快速计数。为实现可靠调时，采用防抖动开关（由D触发器实现）克服开关接通或断开过程中产生的一串脉冲式振动。保持功能是通过逻辑门控制秒计数器输入端的1Hz脉冲实现的。正常情况下，开关不影响脉冲输入即秒正常计数，当按下开关后，使脉冲无法进入计数端，从而实现计时保持功能。整点报时功能可以通过组合逻辑电路实现。当计数器的各位呈现特定的电平时，可以选通特定的与门和或门，将指定的频率信号送入蜂鸣器中，实现在规定的时刻以指定

8、频率发音报时。闹钟设定功能。闹钟只设定时和分，时分由莫六十与莫二十四计时器构成，时钟信号为二赫兹。由于数码管有限，要复用时分显示数码管，这由数据选择其实现，用一个开关控制。按下该键后进入闹钟设定界面，此时校时校分开关用于调节闹钟时间，对正常计时没有影响，且此时7段显示码显示的是闹钟时间；恢复使能键后校分校时键用于对数字钟进行时间调节，对设定的闹钟时间没有影响。闹钟报时功能。在计时电路走到设定的时间时闹铃报时功能会被启动，通过与闹铃产生电路进行逻辑组合，使得在达到闹铃时，发出音乐声。四 子模块设计原理4.0 脉冲产生电路原理实验板上振荡源为48MHz，需要对该振荡源进行分频处理。总电路图如下：4

9、.0.1 2分频电路2分频电路是通过将D触发器的端与D端接在一起就可以从Q端得到触发器触发信号的2分频信号，电路图如下：封装模块：4.0.2 48分频电路48分频电路由三分频和十六分频组成，先三后十六，是通过74163用置数法实现。3分频由置数法实现，十六分频直接用74163的QD就能实现，并且保证占空比为一比一。电路图：封装的子模块图为：4.0.3 1000分频电路1000分频电路通过将3个2分频串联实现。把三个D触发器按照如下方式串联起来，将得到一个触发信号的8分频信号。8分频电路图如下：电路图：封装的子模块图为：4.0.4 24分频电路图：封装4.0.5 4分频 74163的QB输出端即

10、为4分频。并且占空比为1:1.(对48分频用来产生12HZ)电路图：封装：（由模八Y【2】输出端实现）最终将各种分频获得的信号输出端封装在一个总的模块内，输入信号频率48MHz，输出三个频率信号，分别是1Hz,1KHz, 2KHz，12HZ.封装的模块如下：图14 分频电路封装图4.1 计时电路时钟能够产生时间前进是对秒脉冲计数产生形成的，为了形成时分秒，需要对秒进位信号进行计数从而产生分，对分进位信号进行计数产生时信号。秒和分均为60进制，时为24进制，所以需要有模60和模24计数器。模60计数器由两个74160构成，考虑用74160而不用74161的原因是74160为8421BCD方式计数

11、，将计数信号送进7447后可以直接驱动数码管显示，而不像74161还要经过码转换处理。另外，因为显示秒和分时都要显示十位和个位，所以两个计数器构成模60的时候要考虑到分别显示的问题，即让一个用于作为十位，一个作为个位。4.1.1总电路图：封装其中，K1是保持控制，K2是清零，K3是校分，K4校时。4.1.2 秒计时电路图如下：封装SN秒时钟输入端；SCO秒向分进位端；SH,SL秒十位个位输出端；波形4.13分计时电路图如下：封装MCLO分时钟输入端；SCO秒向分进位端；MEN由秒进位控制，接分内部使能端，MCLER清零信号输入端MH,ML分十位个位输出端；波形4.14小时计时电路图如下：封装H

12、CHO分时钟输入端；SCO秒进位端；MCO分进位端；HEN由分进位控制，接分内部使能端，HCLER清零信号输入端HH,HL时十位个位输出端；波形总的波形（23:59:59清零）4.2 显示电路显示电路主要由数据选择器74151、译码器74138、计数器、显示译码器7447和数码显示管组成。因为实验要求只用一个显示译码器7447，所以考虑用动态扫描显示法进行数据显示，即每次只显示一位，按照一定的显示时间间隔轮流显示。每个显示位均为四位二进制数，所以需要4片数选器，要显示的位有时分秒6位（HH,HL,MH,ML,SH,SL）最高空位为0，所以共8位。数选器的选择信号有三位，所以要用一个模8循环计数

13、器作为数选器的地址选择端，供轮流选择带显示的数据，此外，还要用一个3-8译码器来选择数码管(DIG位)来显示对应的数据。4.2.1 六组选一组数据选择器原理图封装X3.1:地址输入端；SL4.1HH4.1为时分秒个位十位输入端。4.2.2 模八循环计数器原理图封装4.2.3 显示电路总图封装SL4.1HH4.1为时分秒个位十位输入端。A1A7接LED的AG端；B1B6为选择数码管控制端，由1KHZ控制，轮流显示。4.3 保持电路原理保持电路的功能是通过按键K1操作，用与门和非门实现。将保持开关的状态信号经消颤开关后作非门处理和秒计数位的输入脉冲相与，结果送入秒位输入端口。=1,电路正常计时，

14、=0时，电路保持为当前时间。电路如下：封装K1控制保持或计时，SCO为1HZ时钟输入端。SSJICO送入秒计时电路的时钟输入端。4.4 清零电路原理清零电路是把时间归零，且无论什么时候操作，电路都将归零，此电路通过对清零开关K2操作实现。把清零开关的状态信号消颤之后经非门后送入时分秒计数器的的清零端(低电平有效)。=0, =1,电路正常工作； =1, =0，各计数器被清零。电路图如下：封装K2控制清零，CLER送入计时电路清零端。4.5 校分电路原理校分电路用开关操作实现的。=0，正常工作； =1时，电路由时钟1Hz脉冲信号校分。的状态经消颤开关。电路图封装CCO接秒的仅为信号，CCO1接分的

15、使能端，K3=1正常及时，COO1=COO;K3=0，校分，COO1=1;4.6 校时电路原理 与校分电路原理相同，就不再赘述。4.7 整点报时电路原理按照要求，在5953”时开始报时，在5953”, 5955”,5957” 时报时频率为512Hz,5959”时报时频率为1KHz。实验图中时分秒对应的符号如下表：秒十位：SH 秒个位：SL 分十位：MH分个位：ML 时十位：HH 时个位：HL时位 分位秒位HH323MH313SH303HH222MH212SH202HH121MH111SH101HH020MH010SH000HL327ML317SL307HL226ML216SL206HL125M

16、L115SL105HL024ML014SL00459分50秒为报时时刻的公共部分，分别在3，5,7秒报时；电路图封装SL,SH,ML,MH是秒分输入端，500H为500HZ信号输入端，1KH为1KHZ信号输入端。FM输出接蜂鸣器。4.8 闹钟设定电路原理为不影响正常及时，分别作莫六十与莫二十四计数器（用74160完成），因为数码管有限，要显示闹钟设定时间，要与正常计时的时分现实数码管复用，这就需要一个控制开关，控制转换到设定闹钟界面，与正常计时界面。4.81 设定小时电路封装4.8.2 设定分电路封装4.8.3 总电路因为要保证设定的闹钟时间不受到干扰，所以要用寄存器把设定时间存储起来。封装4

17、.9 闹钟报时电路原理将闹铃设定的时间和数字钟的当前时间不断通过比较器比较，当二者时和分完全相等时，将输出闹铃启动信号，启动闹铃电路工作。比较器设计基本原理使用同或门实现，相同出一，否则出零。如下图所示：4.10.1 两个两位二进制比较器原理图比较小时的十位与各位封装4.9.2 两个四位二进制比较器原理图比较分的十位与各位封装4.9.3 总比较电路原理图封装输入端分别是正常计时的时分，与闹钟设定的时分，输出FM1接宝石电路部分。当相等时，输出为高电平，维持一分钟闹铃。4.10 其他模块4.10.1 八组选四组数据选择器 因为闹钟设定时间的时分要与正常计时的时分复用四个数码管，所以要用数据选择器

18、实现，党控制开关为1时候显示正常计数时间，为零时，显示闹钟时间。原理图封装4.10.2 消颤电路 为防止开关抖动造成干扰，用地触发器设计消颤电路 原理图封装4.11 电路总图4.11.1 OK6模块封装K1K7控制开关功能分别为：保持；校分；校时；清零；设定闹钟分；设定闹钟时；闹钟设定时间的与正常计时切换。NN为48MHZ系统时钟输入端；HH,HL,MH,ML是现在时刻的时分十位个位；HH1，HL1，MH1，ML1是闹钟设定时间的时分十位个位。6HZ输出的是12HZ信号，与2HZ相与，用来做闹铃，每隔一秒种叫三次。1KHZ：输出1KHZ信号。2HZ：输出2HZ信号。FM为报时电路最终输出端，与

19、闹铃电路一起控制蜂鸣器。4.11.2 总电路图原理图封装五 实验中遇到问题及解决方法5.1 消颤开关没有消颤作用分析解决:开始时，我们采用R-S锁存器进行开关的的消颤处理，在实验箱上进行模拟仿真时，随着开关的拨动，数码管显示值跳动异常，且变化捉摸不定，闹铃设定值也因此变化，原因可能是对于有高频干扰的实验系统，R-S锁存器容易受到干扰，消颤效果并不理想。所以我们在查阅先关资料之后，发现在实际的数字电子系统中，比较普遍的是用D触发器进行消颤。在选取好D触发器的时钟脉冲也即采样频率后，发现消颤效果较好。 5.2 多软件好多功能不熟悉，无意间把基本设置改动，导致的不到预期的结果。通过向同学请教，最后基

20、本掌握软件的基本功能，能够熟练的使用基本功能。5.3开始，对电路的导线标号规则不了解，导致大小写重名，等各种错误，导致到最后总电路图，标号混乱。解决方法，从头再来，合理编号。最终顺利完城。六 结论本实验利用QuartusII软件设计仿真了在满足基本要求的基础上带闹钟、功能的数字钟，编译后下载至SmartSOPC实验系统中，实际效果与预期一致。七 实验心得实践是巩固所学知识的最佳手段，空想总是会有漏洞的，只有亲手去做，才知道那里没学到，没学透。并且有些知识考思考，或在课本上学习，时发现不到的，只有实践之后，才知道其更深一层的内涵。通过本次试验，我更深一层的认识了，各种逻辑门的用途，以及译码器，计数器，选择器，触发器的广泛应用功能。能够较熟练的将他们拓展成多位的选择器或译码器。灵活运用这些基本模块设计符合自己需求的更复杂功能电路。关于时序问题，一直是我的一个难点，在设计一些较复杂电路时，对于时钟信号要格外小心，上升沿或下降沿，输入与输出在时间上的先后关系，以及延时导致的后果，这些细节都决定了电路是否成功。本次试验，学到了好多，认识又深了一层，同时也让我知道怎样去学习。八 参考文献1 蒋立平编 数字电路 兵器工业出版社 20012 王建新，姜萍编著 电子线路实践教程 科学出版社 20033 南京理工大学电子技术中心编 EDA设计实验指导书 2008