可编程逻辑器件实验11个讲解.docx

1、可编程逻辑器件实验11个讲解可 编 程 逻 辑 器 件实验讲义 目 录实验一 Quartus软件及EDA实验平台介绍 1实验二 Quartus文本设计输入 4实验三 Quartus混合设计输入 5实验四 D、T触发器 7实验五 十六进制数码管显示 8实验六 3-8译码器设计 10实验七 计数器的设计 12实验八 数控分频器的设计 13实验九 锁存器的设计 14实验十 4选1多路选择器 19实验十一 循环彩灯控制器的设计 21实验一 Quartus软件及EDA实验平台介绍（1）实验目的：熟悉Quartus软件的使用，学习其操作过程及仿真过程。（2）实验内容：学习使用Quartus对程序进行编辑输

2、入、编译及仿真。1、打开QuartusII软件。2、选择路径。选择File/New Project Wizard，指定工作目录,指定工程和顶层设计实体称；注意：工作目录名不能有中文。3、添加设计文件。将设计文件加入工程中。单击“Next”，如果有已经建立好的VHDL或者原理图等文件可以在File name中选择路径然后添加，或者选择Add All添加所有可以添加的设计文件（.VHDL ,.Verilog原理图等）。如果没有直接点击“Next”，等建立好工程后再添加也可，这里我们暂不添加。4、选择FPGA器件。Family选择Cyclone，Available device选EP1C12Q240

3、C8,点击“Next”。5、选择外部综合器、仿真器和时序分析器。Quartus II支持外部工具，可通过选中来指定工具的路径。这里我们不做选择，默认使用Quartus II自带的工具。6、结束设置。单击“Next”，弹出“工程设置统计”窗口，上面列出了工程的相关设置情况。最后单击“Finish”，结束工程设置。7、建立VHDL原文件。选择菜单“File”“New”。8、添加文件到工程中。VHDL原文件编辑完后，选择File/Save，选择和工程相同的文件名。点击“保存”，文件就被添加进工程当中。library ieee;use ieee.std_logic_1164.all;use ieee.

4、std_logic_unsigned.all;entity adder4b isport(clr,cin: in std_logic;a,b: in std_logic_vector(3 downto 0);s: out std_logic_vector(3 downto 0);cout:out std_logic);end adder4b;architecture art of adder4b issignal sint:std_logic_vector(4 downto 0);signal aa,bb:std_logic_vector(4 downto 0);begin aa=0&a; b

5、b=0&b; sint=aa+bb+cin; s=sint(3 downto 0); coutGenerate Functional Simulator NetList, 生产网表文件之后，点击Start Simulator，进行功能仿真，然后验证逻辑功能是否正确。（4）实验报告：简述实验步骤，写出实验的源程序，给出波形仿真结果。实验二 Quartus文本设计输入（1）实验目的：熟悉Quartus软件的使用及仿真过程；掌握操作符的逻辑运算关系及数据类型，熟悉VHDL文本输入法。（2）实验内容：使用VHDL文本输入法完成基本门的设计，学习使用Quartus对程序进行编辑输入、编译及仿真。libr

6、ary ieee;use iee.std_logic_1164.all;entity jbm is port(a,b: in bit; f1,f2,f3,f4,f5,f: out bit);end jbm;architecture a of jbm isbegin f1=a and b; f2=a or b; f=not a; f3=a nand b; f4=a nor b; f5=not(a xor b); end; （3）思考题根据上述实验结果与现象，独立完成2位二进制数的“与、或非、异或、同或”逻辑运算，要求数据类型为标准逻辑矢量类型。（4）实验报告写出实验的源程序，给出相应表达式完成的

7、逻辑关系，并给出波形仿真结果。独立完成思考题，给出源程序。实验三 Quartus混合设计输入（1）实验目的：熟悉Quartus软件的使用及仿真过程；熟悉VHDL混合输入法，并完成一位全加器的设计。（2）实验原理表3-1 半加器真值表absoco0000011010101101建立一位半加器half_adder工程：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HALF_ADDER ISPORT(A,B: IN STD_LOGIC;S,Co: OUT STD_LOGIC);END ENTITY HALF_ADDER;ARCHITECTURE RT

8、L OF HALF_ADDER ISBEGINS = NOT(A XOR(NOT B);Co 【Create/Update】-【Create symbol file for current file】；新建原理图文件，并添加刚生成新元件；连接电路图根据文本输入的半加器，结合所给原理图，进行合理的电路图连接。注意：原理图保存名称不要与半加器实体名重合。指定顶层文件（4）实验报告给出半加器的原理，写出一位半加器的文本源程序；画出一位全加器的原理图，对一位全加器进行功能仿真，给出波形仿真结果，并举例验证结果是否正确。 实验四 D、T触发器（1）实验目的：熟悉QuartusII的VHDL文本设计过程，

9、学习简单时序电路的设计、仿真。（2）实验原理时序逻辑电路是现代复杂数字电路的重要组成部分，往往占到整个设计的90以上。触发器是时序电路的基本单元，本实验将涉及到D触发器与T触发器，采用的是边沿触发，边沿触发是实际电路实现的主要方式。D触发器：在时钟上升沿时，输出q=d，qb=；T触发器：在时钟上升沿的作用下，T=0输出不变，T=1输出翻转。（3）实验内容：设计上升沿触发的同步复位的D触发器及上升沿触发的T触发器，分别利用Quartus对程序进行编辑输入、编译及仿真。上升沿触发的同步复位的D触发器library ieee; use ieee.std_logic_1164.all; use iee

10、e.std_logic_signed.all; entity syndff is port(d,clk,reset:in std_logic; q,qb:out std_logic); end syndff; architecture dff_art of syndff is begin process(clk) begin if (clkevent and clk=1) then if (reset=0) then q=0; qb=1; else q=d; qb=not d; end if; end if; end process; end dff_art; T触发器源程序代码：librar

11、y ieee; use ieee.std_logic_1164.all; use ieee.std_logic_signed.all; entity tff is port(t,clk: in std_logic; q: out std_logic); end; architecture tff_art of tff is signal q_temp: std_logic; begin p1:process(clk,q_temp) begin if rising_edge(clk) then if t=1 then q_temp=not q_temp; else q_temp=q_temp;

12、end if; end if; q=q_temp; end process; q=q_temp; end tff_art;（4）实验报告写出D触发器及T触发器的程序代码及原理，找出D触发器的错误及T触发器的警告，说明其错误原因并改正，最后给出两个触发器的波形仿真结果。实验五 十六进制数码管显示（1）实验目的学习7段数码显示译码器设计，学习VHDL的case设计方法。（2）实验仪器计算机一台，EL教学实验箱（EDA-VI），QUARTUS II（3）实验原理七段数码管由8个（a,b,c,d,e,f,g,dp）按照一定位置排列的发光二极管构成，通常采取共阴极或者共阳极的设计，将8个二极管的同一极接

13、在一起，通过分别控制另外的8个电极的电平，使二极管导通（发光）或截止（不发光）。本实验采用共阴极设计，高电平点亮。七段数码显示译码器的功能就是根据需要显示的字符，输出能够控制七段数码管显示出该字符的编码。（4）实验内容用VHDL设计7段数码管显示电路设计，利用case语句实现数码管上显示字符的电路。十六进制数码管显示源代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;ENTITY shuma ISPORT (clk:IN STD_LOGIC;vga:out std_logic_vector (

14、3 downto 0);sel:out std_logic_vector(7 downto 0);seg_led: out std_logic_vector (7 downto 0) ) ;END;ARCHITECTURE one OF shuma ISsignal cq:std_logic_vector(3 downto 0);BEGINvga=0010;sel=11111110;PROCESS(clk,cq)BEGINIF (clk=1 AND clkEVENT) THENcqseg_ledseg_ledseg_ledseg_ledseg_ledseg_ledseg_ledseg_leds

15、eg_ledseg_ledseg_ledseg_ledseg_ledseg_ledseg_ledseg_led NULL;END CASE;end process;END;用QuartusII对中的设计进行编译、综合、仿真，验证其功能是否与预期一致。管脚配置： seg_led0：PIN_105seg_led1：PIN_104seg_led2：PIN_101seg_led3：PIN_100seg_led4：PIN_85seg_led5：PIN_84seg_led6：PIN_83seg_led7：PIN_82sel0：PIN_86sel1：PIN_87sel2：PIN_88sel3：PIN_93s

16、el4：PIN_94sel5：PIN_95sel6：PIN_98sel7：PIN_99vga0：PIN_162vga1：PIN_161vga2：PIN_164vga3：PIN_163clk：PIN_28注意：未分配管脚：Assignments-device.-device&pin options -unused pins-Reserve all unused pins:As input tri-stated。通过QuartusII的usb-blaster，将设计下载到实验电路上进行硬件测试。（4）实验连线clk的频率由SW17-SW20控制，用导线将IO3与IOCLK相连;SW17-SW20控

17、制时钟的频率，0111表示频率为5Hz，1111表示时钟频率为1Hz，本实验选用这两个频率进行测试，观察数码管显示字符的变化。（5）实验报告给出十六进制的数码管的程序代码、原理，自己改写程序选择不同的数码管显示字符，并提供实验过程中的拍摄图片。 实验六 3-8译码器设计（1）实验目的通过3-8译码器的设计，掌握组合逻辑电路的设计方法，熟悉软件的使用，并利用实验箱对程序进行硬件测试。（2）实验仪器计算机一台，EL教学实验箱（EDA-VI），QUARTUS II（3）实验原理输入输出g1 g2ag2bC B A Y0 Y1Y2Y3Y4Y5Y6Y70 X X X X X 1 1 1 1 1 1 1

18、1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 0 0 1 1 1 1 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 0 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 利用case语句设计3-8译码器，译码器的输出接LED灯，为低电平点亮。（4）实验内容3-8译码器源程序代码：LIBRARY ieee;USE ie

19、ee.std_logic_1164.ALL;ENTITY decoder3_8 ISPORT(a,b,c,g1,g2a,g2b:IN STD_LOGIC;VGA：out std_logic_vector(3 downto 0);Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END decoder3_8;ARCHITECTURE fun OF decoder3_8 ISSIGNAL indata: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGIN VGA=“0001”; indata YYYYYYYYY=XXXXXXXX;END CASE;ELSE

20、Ydevice.-device&pin options -unused pins-Reserve all unused pins:As input tri-stated。（5）实验连线C、B、A、G1、G2A、G2B分别对应EDA-VI实验箱底板SW1-SW6；Y0-Y7分别对应EDA-VI实验箱底板IO9-IO16；用导线将IO9-IO16与8位LED L1-L8相连，LED为低电平点亮；功能选择位VGA3.0状态为0001，即16位拨码开关SW1-SW6被选中输出到总线D15.0；控制拨码开关SW1-SW6，观察L1-L8显示状态是否与预期输出结果一致。（6）实验报告简述3-8译码器原理，

21、并根据提供的程序代码改用if语句描述，并给出其波形仿真结果；根据拨码开关的控制位置，简述实验箱变化情况。实验七 计数器的设计（1）实验目的进一步学习并掌握Quartus II 开发系统的基本操作，熟悉设计计数器电路与仿真的方法，掌握CPLD/FPGA的开发流程。（2）实验原理：计数器是逻辑电路中使用最广泛的电路，并且在复杂电路的设计中几乎离不开计数器。计数器的计数功能是在时钟信号的控制下进行的，当时钟出现上升沿，则计数一次，以此类推，直至计数到最大值，在时钟上升沿时，返回到起点。（3）实验内容设计一个简单的4位二进制计数器，相当于16进制计数器。library ieee; use ieee.s

22、td_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt4 IS port( clk: in std_logic; q: out std_logic_vector(3 downto 0); end cnt4;architecture behave of cnt4 issignal q1: std_logic_vector(3 downto 0);begin process(clk) begin if (clkevent and clk = 1) then q1=q1+1; end if;end process; q=q1;end

23、behave;利用Quartus II软件进行编译、仿真，验证该计数器的功能。根据之前所学内容，设计一个可以在实验箱上显示的计数器。（4）实验报告给出计数器的程序代码，提供波形仿真结果。实验八 数控分频器的设计（1）实验目的学习数控分频器的设计、分析和测试方法。（2）实验原理分频器电路的实质其实就是计数器的设计。对于二进制计数器，每一个输出端都是对前一个输出端的二分频。数控分频器是利用计数器可并行预置的加法计数器完成的。方法是将计数器溢出位与预置数加载输入信号加减即可。这种方法类似于单片机的定时器工作模式。（3）实验内容设计数控分频器library ieee;use std_logic_1164.all;use std_logic_unsigned.all;entity freq1 is port(clk: in std_logic; d: in std_logic_vector(7 downto 0);fout: out std_logic);end;architecture one of dvf issignal full: std_logic;beginp_reg:process(clk)variable cnt8: std_logic_vector(7 downto 0); begin