基于verilog的数字秒表的设计实现.docx

1、基于verilog的数字秒表的设计实现基于verilog的数字秒表的设计 实现HDL语言应用与设计实验报告基于Verilog HDL数字秒表的设计班级： 信科13-01班姓名： 张谊坤学号： 08133367教师： 王冠军基于Verilog HDL数字秒表的设计一、 秒表功能1. 计时范围：00:00:00 59:59:992. 显示工作方式：八位数码管显示3 .具有暂停和清零的功能二、 实验原理1 .实验设计原理(1) 秒表的逻辑结构较简单，它主要由十进制计数器、六进制计 数器、分频器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个

2、秒表 还需有一个启动信号和一个清零信号， 以便秒表能随意停止、启动以 及清零复位。(2) 秒表有共有8个输出显示，其中6个显示输出数据，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有 6个计数器与之相对应；另外两个为间隔符，显示 -8个计数器的输出全 都为BCD码输出，这样便与同显示译码器连接。(3) 可定义一个24位二进制的寄存器hour用于存放8个计数器 的输出，寄存器从高位到低位每连续4位为一组，分别存放百分之一 秒、十分之一秒、间隔符、秒、十秒、间隔符、分、十分。由频率信号输出端输出频率为100HZ的时钟信号，输入到百分之一秒模块的时 钟端elk，百分之一秒模块为100进制

3、的计数器，当计数到“ 100T 时，百分之一秒模块清零，同时十分之一秒模块加 1;十分之一秒模块也为100进制的计数器，当计数到“1001 ”时，十分之一秒模块清 零，同时秒模块加1;以此类推。直到分模块计数到 59进59。秒表计数单位与对应输出信号hour3:0百分之一秒hour7:4十分之一秒hour11:8秒Hour15:12十秒Hour19:16分hour23:20十分（4） 为了消除按键消抖问题，定义寄存器 key-inner来存储按键 key的输入信号，key-flag 作为启动/暂停的转换标志，key-inner0 出现一个下降沿时，key-flag取反一次，当key-flag为

4、0时计数器 启动，1时计数器暂停，当key-flag为1同时key-inner1为9时, 计数器清零。（5） 定义18位寄存器eount用于存放分频和扫描用的计数值。50MHZ的时钟信号500000分频，得到100HZ的时钟信号，而计数器 以50MHZ勺时钟信号218分频扫描8个七段译码器。2.实验原理框图秒表设计原理框图三、实验过程1、秒表总程序:module dape ng(clk_50M,dig,seg,e na,key); in put1:0key;in put clk_50M;output2:0dig; output7:0seg; output en a;/3-8 reg2:0dig

5、,co un t3b;reg7:0seg;reg3:0disp_dat; / reg18:0cou nt;reg23:0hour;reg clk100;钟信号reg key_flag;/输入频率为50MHZ的时钟/数码管位选/数码管段选 译码器使能定义显示数据寄存器/定义计数寄存器定义现在时刻寄存器/50MHZ的时钟信号500000分频，得到100HZ的时启动/暂停的切换标志reg1:0key_i nner;assig n en a=0;/按键输入缓存always(posedge coun t16)begi nkey_inn er二key;endalways (n egedge key_i n

6、n er0)begi nkey_flag=key_flag;end0.01秒信号产生部分，产生100HZ的时钟信号always(posedge clk_50M)begi nif(cou nt=249999)beg inclk100=clk100;coun t=0;endelsecoun t=co un t+1b1;end/数码管动态扫描显示部分always(posedge coun t10)begi ncoun t3b=co un t3b+1;case(co un t3b)3d7:disp_dat二hour3:0;3d6:disp_dat二hour7:4;3d5:disp_dat=4ha;3d

7、4:disp_dat=hour11:8;3d3:disp_dat=hour15:12;3d2:disp_dat=4ha;3d1:disp_dat=hour19:16;3d0:disp_dat=hour23:20; default:disp_dat=4bxxxx;endcasedig=co un t3b;endalways(disp_dat)begi ncase(disp_dat)4h0:seg=8h3f;4h1:seg=8h06;4h2:seg=8h5b;4h3:seg=8h4f;4h4:seg=8h66;4h5:seg=8h6d;4h6:seg=8h7d;4h7:seg=8h07;4h8:s

8、eg=8h7f;4h9:seg=8h6f;4ha:seg=8h40;default:seg=8bxxxxxxxx;endcaseend/计时处理部分always(posedge clk100) 计时处理begi nif(!key_inner1&key_flag=1) / 判断是否复位键beg in hour=24h0;endelse if(!key_flag)begi nhour3:0=hour3:0+1;if(hour3:0=4ha)beg inhour3:0=4h0;hour7:4=hour7:4+1;if(hour7:4=4ha)begi nhour7:4=4h0;hour11:8=ho

9、ur11:8+1; if(hour11:8=4ha) begi n hour11:8=4h0; hour15:12=hour15:12+1; if(hour15:12=4h6)beg in hour15:12=4h0; hour19:16=hour19:16+1; if(hour19:16=4ha) beginhour19:16=4h0; hour23:20=hour23:20+1; endif(hour23:20=4h6)hour23:20=4h0;endendendendendenden dmodule2.编译调试编译后结果如下:(Ti*E -1 M r N fihf1iXfaLEIL I

10、I 即Ha*l E-Fl ： JLiHi lrMH1Fnltr fpcHrM* p-i-f winrI丿4EJBBWsr rni Ir-WH Fr-: !lit * M& h r | f | LIT f UM-l Eb tr r 妝皿 n11 r L. J df KJlMaJIPt *b rnr绑定完成后编译，无错误后下载测试:0 Mt 7硬件测试结果:上时间清零复位为00-00-00 ；接着再按一下key0键，数码管重新 开始计时。四、实验感悟经过这次的实验，让我们对Verilog HDL语言掌握程度加深了， 对Quartusll这个软件的使用也相对开始来说更加熟悉，经过实 验，对课上的知识

11、有了进一步的熟悉。当然，试验期间也存在许多问题，刚开始写程序时常因Verilog HDL语言的不熟悉，常出现综合错误的问题，有时程序虽然编译没 有错误，但下到板子上时，却显示有误，还需要经过多次的调试。 总的来说，只要仔细检查、并经常使用该语言后，就会在很大程度 上避免诸如语法错误等非逻辑问题。在定义寄存器用于计数功能 时，最好先赋初值。对于复杂的逻辑功能的电路实现，可以采用分 模块的方法，以便检查程序的正误，而对于功能较简单的电路设计， 只需要一个模块，从而避免在模块间连接时出现错误。 对于需要存放的比较大数据，最好直接采用整型，而不用定义寄存器，从而避 免数据溢出。通过此次的实验，我们还认识到：写程序时应该养成 良好的书写习惯，如在关键处加备注；定义变量、工程名、文件名 时应用能“望词生义”的效果；嵌套程序应对齐书写等。