数字逻辑课程设计001序列检测器.docx

1、数字逻辑课程设计001序列检测器课程设计任务书学生姓名 学生专业班级 指导教师 学 院 名 称 一、题目：“001”序列检测器。原始条件：使用D触发器( 74 LS 74 )、“与”门 ( 74 LS 08 )、“或”门( 74 LS 32 )、非门 ( 74 LS 04 )，设计“001”序列检测器。二、要求完成设计的主要任务如下： 1能够运用数字逻辑的理论和方法，把时序逻辑电路设计和组合逻辑电路设计相结合，设计一个有实际应用的数字逻辑电路。2使用同步时序逻辑电路的设计方法，设计“001”序列检测器。写出设计中的5个过程。画出课程设计图。3根据74 LS 74、74 LS 08、74 LS

2、32、74 LS 04集成电路引脚号，在设计好的“001”序列检测器电路图中标上引脚号。4在试验设备上，使用74 LS 74、74 LS 08、74 LS 32、74 LS 04集成电路连接、调试和测试“001”序列检测器电路。三、课程设计进度安排：序号课 程 设 计 内 容所用时间1设计“001”序列检测器电路1天2电路连接、调试和测试3天3分析总结设计，撰写课程设计1天合 计5天指导教师签名： 2011年 月 日系主任（责任教师）签名： 2011年 月 日一、实验目的： 1、深入了解与掌握同步时序逻辑电路的设计过程； 2、了解74LS74、74LS08、74LS32 及 74LS04 芯片

3、的功能； 3、能够根据电路图连接好实物图，并实现其功能。学会设计过程中的检验与完善。 二、实验内容描述：题目：001序列检测器。 原始条件：使用 D 触发器( 74 LS 74 )、与门 ( 74 LS 08 )、或 门 ( 74 LS 32 )、非门 ( 74 LS 04 )，设计001序列检测器。 集成电路引脚图：三、实验设计过程： 第1步 画出原始状态图和状态表 根据任务书要求，设计的序列检测器有一个外部输入x和一个外部输出Z。输出和输入的逻辑关系为：当外部输入 x 第一个为0外部输出Z为0；当外部输入 x 第二个为0，外部输出Z为0；当外部输入x第三个为1，外部输出 Z 才为1。假定有

4、一个外部输入x序列以及外部输出 Z 为: 输入 X：0 0 0 1 0 0 1 1 1 0 输出 Z：0 0 0 1 0 0 1 0 0 0要判别序列检测器是否连续接收了001，电路必须用不同的状态记载外部输入x的值。假设电路的初始状态为 A，x 输入第一个0，检测器状态由 A 装换到 B，用状态 B 记载检测器接受了 001序列的第一个0，这时外部输出 Z=0；x 输入第二个0，检测器状态由 B 装换到 C，用状态 C 记载检测器接受了 001 序列的第二个 0，外部输出 Z=0；x 输入第三个1，检测器状态由 C 装换到 D，外部输出 Z=1。 然后再根据外部输入及其他情况时的状态转移，写

5、出相应的输出以上分析了序列检测器工作，由此可画出图1所示的原始状态图。根据原始状态图可列出原始状态表，如表2 所示。 第2步 状态简化表 2 所示的原始状态表是完全确定状态表。根据状态等效条件。通过对原始状态表中各个状态所对应的输出和状态转移情况分析，可以找到最大等效类（A，D），（B），（C）。并以A代替最大等效类（A，D），以 B 代替最大等效类 （B），以 C 代替最大等效类（C），得到所示。然后得到最小化状态表如表3所示。表3：最小化状态表 第3步 状态编码表3共有3个状态，所以需要用两位二进制代码来表示。设状态变量为 y2和 y1。根据状态编码的基本原则，可以确定状态 A 和 B，A

6、 和 C 应该分配相邻代码。状态编码方案如图4 所示。状态 A 的编码为00，状态 B 的编码为01，状态 C 的编码为10.将各状态的编码带入表 3，得到表5 所示的二进制状态表。 第4步 列出激励函数和输入函数表达式根据表5所示的状态表和D触发器的激励表，可列出激励函数和输出函数的真值表，如表6所示。由真值表可画出如图7所示。表6：激励函数和输出函数的真值表表7：激励函数和输出函数的卡诺图由此得激励函数和输出函数：第5步 画出逻辑电路图根据所求得的激励函数和输出函数表达式，画出如图 8 所示的时序逻辑电路图。四、实验调试： 1、图9是分析图8的同步时序逻辑电路图的状态图。首先检查有无无效状

7、态。从图9可以看出，一旦进入状态“11”，不管是输入X是“1”还是“0”，在时钟信号作用下，电路进入有效状态，不存在挂起现象。然后检查有没有产生错误的外部输入输出信号。在图9中若电路处于无效状态“11”，当输入X为“1”时，产生一个错误的外部输出“1”。为了消除这个错误输出，需对输出函数表达式作适当修改。将表7中输出函数卡诺图修改为表10所示的输出函数卡诺图。修改后的输出函数表达式为。根据修改后的输出函数表达式，对图8所设计的同步逻辑电路图中的外部输出作出相应的修改。如图11所示：图11：修改后的同步时序逻辑电路图注：A 代表非门( 74LS04 )B 代表或门( 74LS32)C、D代表与门

8、( 74LS08)E 代表D 触发器(74LS74)2、由于实验器材比较昂贵在实验过程中必须非常小心，千万不可以将集成电路高低电位接反，否则可能烧毁集成电路元件，无法完成实验； 3、在实验过程中必须讲究团结协作精神，同时要分工明确。连接电路时必须记住插口的次序，否则会浪费时间； 4、连线过程必须十分小心谨慎，因为插孔较多较密，不小心可能会插错，无法达到设计预期的效果。五、实验小结与体会： 这次课程设计由于是第一次做类似的设计对于我们来说都是个很好的锻炼和体验，通过这次的课程设计加深了我对数字逻辑这门课程的理解与认识。本次设计中使用了D 触发器、与门、或门、以及非门等元件加深了我对这些器件的使用

9、与连接的了解。同时通过这次经历也使我深深认识到团队合作的重要性。这次我们小组分到的任务是使用D触发器等元件运用时序逻辑电路设计的知识设计001序列检测器。通过这一个学期系统的学习，这项任务对我们来说不是很困难，但是能够很好的强化我们的动手能力。我们小组的三人在开始之前先进行了讨论跟任务分配。然后每个人分别都做了一个设计，然后通过对比和讨论各个设计的优点与不足，在连接电路图时汇总成了一个比较合理的方案。虽然在连接电路和检查过程中遇到了很多难题，但是我们通过小组讨论和通过网络等等方式解决了一些不是很理解的地方。初次的设计让我们体会到了理论与实践相结合的重要性，下面想谈谈我们这次设计的不足之处。本次课程设计是以小组为单位进行的，虽然设计并不是很难，但是为了发挥小组的优势，我们组的三人进行了相关的分工。但是同时这也使得我们有些方面得到了强化，有些方面却缺少了锻炼，虽然说人多力量大，但却多了些依赖思想，但是大家最终还是能够合理安排，很多问题得到解决。说到设计，我们如今已经可以避免发生一些原则性的错误，但是有一些细节我们还是做得不够，这是我们以后的设计中应该提起重视和改进的。本次课程设计过程中大家都为此付出了不少的努力，同时也收获了许多宝贵的经验，让我们的动手能力、思维等等方面得到了很好的锻炼。本次设计虽然结束了，但是我们仍然会在以后的学习中继续寻求机会进行相关的锻炼。