简易逻辑分析仪的设计毕业设计论文.docx

1、简易逻辑分析仪的设计毕业设计论文毕 业 设 计 论 文题目：简易逻辑分析仪的设计毕业设计（论文）原创性声明和使用授权说明原创性声明本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得 及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。作 者 签 名： 日 期： 指导教师签名： 日期： 使用授权说明本人完全了解 大学关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提

2、交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。作者签名： 日 期： 学位论文原创性声明本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律后果由本人承担。作者签名： 日期： 年 月 日学位论文版权使用授权书本学位论文作者

3、完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。本人授权 大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。涉密论文按学校规定处理。作者签名： 日期： 年 月 日导师签名： 日期： 年 月 日注 意 事 项1.设计（论文）的内容包括：1）封面（按教务处制定的标准封面格式制作）2）原创性声明3）中文摘要（300字左右）、关键词4）外文摘要、关键词 5）目次页（附件不统一编入）6）论文主体部分：引言（或绪论）、正文、结论7）参考文献8）致谢9）附录（对论文支

4、持必要时）2.论文字数要求：理工类设计（论文）正文字数不少于1万字（不包括图纸、程序清单等），文科类论文正文字数不少于1.2万字。3.附件包括：任务书、开题报告、外文译文、译文原文（复印件）。4.文字、图表要求：1）文字通顺，语言流畅，书写字迹工整，打印字体及大小符合要求，无错别字，不准请他人代写2）工程设计类题目的图纸，要求部分用尺规绘制，部分用计算机绘制，所有图纸应符合国家技术标准规范。图表整洁，布局合理，文字注释必须使用工程字书写，不准用徒手画3）毕业论文须用A4单面打印，论文50页以上的双面打印4）图表应绘制于无格子的页面上5）软件工程类课题应有程序清单，并提供电子文档5.装订顺序1）

5、设计（论文）2）附件：按照任务书、开题报告、外文译文、译文原文（复印件）次序装订指导教师评阅书指导教师评价：一、撰写（设计）过程1、学生在论文（设计）过程中的治学态度、工作精神 优 良 中 及格 不及格2、学生掌握专业知识、技能的扎实程度 优 良 中 及格 不及格3、学生综合运用所学知识和专业技能分析和解决问题的能力 优 良 中 及格 不及格4、研究方法的科学性；技术线路的可行性；设计方案的合理性 优 良 中 及格 不及格5、完成毕业论文（设计）期间的出勤情况 优 良 中 及格 不及格二、论文（设计）质量1、论文（设计）的整体结构是否符合撰写规范？ 优 良 中 及格 不及格2、是否完成指定的论

6、文（设计）任务（包括装订及附件）？ 优 良 中 及格 不及格三、论文（设计）水平1、论文（设计）的理论意义或对解决实际问题的指导意义 优 良 中 及格 不及格2、论文的观念是否有新意？设计是否有创意？ 优 良 中 及格 不及格3、论文（设计说明书）所体现的整体水平 优 良 中 及格 不及格建议成绩： 优 良 中 及格 不及格（在所选等级前的内画“”）指导教师： （签名） 单位： （盖章）年 月 日评阅教师评阅书评阅教师评价：一、论文（设计）质量1、论文（设计）的整体结构是否符合撰写规范？ 优 良 中 及格 不及格2、是否完成指定的论文（设计）任务（包括装订及附件）？ 优 良 中 及格 不及格二

7、、论文（设计）水平1、论文（设计）的理论意义或对解决实际问题的指导意义 优 良 中 及格 不及格2、论文的观念是否有新意？设计是否有创意？ 优 良 中 及格 不及格3、论文（设计说明书）所体现的整体水平 优 良 中 及格 不及格建议成绩： 优 良 中 及格 不及格（在所选等级前的内画“”）评阅教师： （签名） 单位： （盖章）年 月 日教研室（或答辩小组）及教学系意见教研室（或答辩小组）评价：一、答辩过程1、毕业论文（设计）的基本要点和见解的叙述情况 优 良 中 及格 不及格2、对答辩问题的反应、理解、表达情况 优 良 中 及格 不及格3、学生答辩过程中的精神状态 优 良 中 及格 不及格二、

8、论文（设计）质量1、论文（设计）的整体结构是否符合撰写规范？ 优 良 中 及格 不及格2、是否完成指定的论文（设计）任务（包括装订及附件）？ 优 良 中 及格 不及格三、论文（设计）水平1、论文（设计）的理论意义或对解决实际问题的指导意义 优 良 中 及格 不及格2、论文的观念是否有新意？设计是否有创意？ 优 良 中 及格 不及格3、论文（设计说明书）所体现的整体水平 优 良 中 及格 不及格评定成绩： 优 良 中 及格 不及格教研室主任（或答辩小组组长）： （签名）年 月 日教学系意见：系主任： （签名）年 月 日摘 要本系统由8位可预置的循环移位数字信号发生器、简易逻辑分析仪两部分组成。循

9、环移位数字信号发生器由51单片机控制，可以产生8位可预置逻辑信号序列和时钟信号波形。其中一路输出电平可在05V内调节。采用162液晶显示各设置参数，显示直观，设置方便。简易逻辑分析仪采用双单片机协同工作的方式：其中一片单片机作输入控制、数据存储、数据显示及各控制参设置；另一片单片机控制D/A转换器输出波形到示波器。两单片机之间采用串行方式进行通信。我们采用XY扫描方式的显示方法。X轴的锯齿波信号由D/A转换器产生，由于要同时显示8路信号，所以Y轴的信号由被测信号、时标信号和参考电平相加得到，在软件配合下，可以比较方便实现8路信号的稳定显示，同时也可显示时间标志线和触发点位置。在本设计中，数据采

10、集采用触发字触发方式。信号采集电路中采用门限电压调节电路，可以采集0.254V门限的各种逻辑电平，存储深度达到24bit，示波器可以实现对8路24bit信号同时显示。关键字： 数字信号发生器 逻辑分析仪 D/A转换器 示波器 存储深度AbstractThe system is composed of two parts,the simple logical analyzer and a digital signal generator whose value can be presetedThe signal generator is controlled by 51 sianal-chip

11、microcomputer,and can both generate a 8 bit signal series and a CLK sigal.One of the voltage can be adjusted between 0 v and 5 v.All the parameters being referred will be displayed in the Liquid-crystal display CA1602A,for which is very convenience.The simple logical analyzer adopts the way two sian

12、al-chip microcomputers works together .One microcomputer controlls the input ,data storage,data display and the establishment of the data,and the another one controlls the D/A converter to display the signal figure in the Oscilloscope.The two of the computers communicates with each other in the seri

13、es way.Also we display the wave througr XY scanning way. The Saw-tooth wave signal in the X channel is forged in the D/A converter. Because the 8 groups signals will be diaplayed simultaneously,the voltage on the Y will be equalled with the sums of the reference voltage , the time indice signal and

14、the sigals which will bu measured.With the help of the software,the 8 groups signals will be displayed stablely,also the time induce line and the trigger position will be showed in the Oscilloscope.In this system,the data sampling is trigged bytrigger-words.For the using of the threshhold voltage ad

15、justment circuit in the signal sampling circuits,logical level between 1.25 v and 4 v will be sampled,and the storage depth achieves 24 bit,and 8 groups 24 bit signal will be displayed in the Oscilloscope simultaneously.Key words: digital signal generator logycal analyzer D/A converteroscilloscope s

16、torage depth第一章 绪论1.1选题的目的和意义随着集成电路技术的发展和计算机的应用，数字系统的实现方法也经历了由分立元件、小规模、中规模到大规模、超大规模，直到今天的专用集成电路（ASIC），然而其调试和检测也越来越复杂。逻辑分析仪作为电路设计的重要检测工具在现代电路设计中也发挥着越来越重要的作用。本人选简易逻辑分析仪的设计这个课题有如下目的和意义：1、通过查阅资料了解当前行业前沿的设计思路和当今逻辑分析仪的现状和未来的发展方向；2、培养自己根据要求建立方案并对方案进分析和证论的能力以及自己的计算、和绘图能力；3、培养自己分析问题，灵活应用所学知识解决问题并将所学的知识与现实相联系

17、的能力；4、培养自己通过利用各种渠道获取自己所需知识信息的能力；5、提高自己科技论文写作方面的能力；6、本设计作品可用于实验室中对电路进行简单的测试，同时避免了花费大比资金购买专用的逻辑分析仪，节约了资本。1.2逻辑分析仪的基本组成原理逻辑分析仪是一种类似于示波器的波形测试设备，它可以监测硬件电路工作时的逻辑电平（高或低），并加以存储,用图形的方式直观地表达出来，便于用户检测,分析电路设计(硬件设计和软件设计) 中的错误，逻辑分析仪是设计中不可缺少的设备，通过它，可以迅速地定位错误，解决问题，达到事半功倍的效果。逻辑分析仪是利用时钟从测试设备上采集和显示数字信号的仪器，最主要的作用在于时序判定

18、。由于逻辑分析仪不像示波器那样有许多电压等级，通常只显示两个电压（逻辑1和0），因此设定了参考电压后，逻辑分析仪将被测信号通过比较器进行判定，高于参考电压者为High,低于参考电压者为Low，在High与Low之间形成数字波形。逻辑分析仪按照其工作特点, 可以分为逻辑状态分析仪和逻辑定时分析仪两类,它们的组成原理基本相同,区别主要是数据的采集方式及显示方式有所不同。逻辑状态分析仪主要用于系统的软件分析，它在被测系统的时钟控制下进行数据采集,检测被测信号的状态,并用0和1， 助记符或映射图等方式显示.逻辑定时分析仪主要用于信号逻辑时间关系分析,一般用于硬件测试。 它在自身时钟的作用下,定时采集被

19、测信号状态,以伪方波等形式显示出来以进行观察分析。目前的逻辑分析仪一般同时具有状态分析和定时分析能力. 根据硬件设备设计上的差异，目前市面上逻辑分析仪大致上可分为独立式（或单机型）逻辑分析仪和需结合电脑的PC-based卡式虚拟逻辑分析仪。独立式逻辑分析仪是将所有的测试软件、运算管理元件以及整合在一台仪器之中；卡式虚拟逻辑分析仪则需要搭配电脑一起使用，显示屏也与主机分开。逻辑分析仪的种类繁多,在通道数量,分析速率,存储深度,触发方式及显示方式等各方面各不相同,但其基本组成结构是相同的.它主要包括数据捕获和数据显示两大部分.由于数字系统的测试,一般要观察较长时间范围的信号间逻辑关系或较长的数据流

20、,才能进行分析,逻辑分析仪一般采用先进行数据捕获并存储数据,然后进行数据显示并观察分析.数据捕获部分包括信号输入,采样,数据存储,触发产生和时钟电路等.外部被测信号送到信号输入电路,与门限电平进行比较通过比较器整形为符合逻辑分析仪内部逻辑电平的信号(如TTL电平).采样电路在时钟 控制下对信号进行采样,采样获得的数据流送到触发产生电路进行触发识别,根据数据捕获方式,在数据流中搜索特定的数据字(触发字),当搜索到符合条件的触发字时,就产生了触发信号。数据存储电路在触发信号的作用下进行相应的数据存储控制,而时钟电路可以选择外时钟或内时钟作为系统的工作时钟。数据捕获完成后,由显示控制电路将存储的数据

21、以适当方式显示出来,以便对捕获的数据进行观分析。13逻辑分析仪的主要技术指标及发展趋势根据逻辑分析仪的功能特点,衡量逻辑分析仪性能的主要技术指标有定时分析最大速率,状态分析最大速率,通道数,存储深度(每个通道可以存储的数据位数)出发方式,输入信号最小幅度,输入门限变化范围以及毛刺捕获能力等。大规模集成电路和计算机技术的飞速发展,对逻辑分析仪提出了更高的要求。逻辑分析仪的性能在不断提高,以适应数字系统测试的需要。早期的逻辑分析仪测试速度慢,功能简单,而且定时分析仪与状态分析仪分属两中仪器。由于计算机和集成电路技术的发展,人们把定时分析与状态分析结合在一起,以便于计算机系统的软硬件分析。而且逻辑分

22、析仪的分析速率,通道数,存储深度等技术指标也在不断提高.逻辑分析仪除了不断提高主要技术指标,其功能也在不断完善.如加强数据处理分析功能,不仅能进行反汇编代码显示,有的还可以进行高级语言的源程序显示;采用时间直方图检测程序各模块的执行时间,分析程序效率;用地址直方图监测程序模块活动情况,分析系统资源利用率。逻辑分析仪的另一个发展趋势是与时域测试仪器示波器的结合。随着数字系统的速度加快以及结构的复杂化,单纯的逻辑分析仪已难以找出故障原因,此时要通过信号的混合分析才能完成故障诊断。混合信号分析,要求对信号进行逻辑分析的同时,对信号的波形细节进行观察,逻辑分析仪只能进行逻辑时序分析,示波器能观察波形,

23、单独的逻辑分析仪或示波器都不能完成混合信号分析。这时可以将两者集成在一起构成混合信号分析仪,以实现更强的测试分析能力.同时逻辑分析仪也向逻辑分析系统的方向发展和多用途方向发展。第二章方案论证与比较本题目实际由数字信号发生器和逻辑分析仪两个相对独立的部分组成，在这里也对它们进行分别介绍：2.1 数字信号发生器模块一、信号发生模块根据题目要求，可以采用以下几种方案来实现循环移位序列：1、方案一：采用555定时器和可预置移位寄存器。用74LS194A接成8位可预置循环移位寄存器，方波发生器提供一时钟信号给移位寄存器，预置数用8个波段开关接入，这样就可以产生循环移位序列。此方案简单可靠，但硬件复杂，不

24、易扩展。2、方案二：用PC 通过软件编程可以从并行口输出信号波形，不需要硬件电路，且设计灵活，但是不适合本毕业设计的要求，并且PC体积大，携带不方便。3、方案三：采用中规模FPGA，使用VHDL语言设计移位寄存器。此方案可以实现精确定时产生信号，且信号频率可调，体积小, 但其显示电路占用资源多，这样设计出来的电路系统将大且复杂。4、方案四：采用一片89C51单片产生波形序列。用单片机产生数字信号，设计简单，设置灵活，并且易扩展其他功能，并且我们学过单片机，对于这方面的知识，有一定基础，用此方案来实现8路循环移位信号，既复习了以前学过的知识，又锻炼了自己的能力。综合分析上述各方案，比较其优缺点，

25、包括灵活性、可靠性、可扩展性和易操作性，所以选用方案四。二、信号检测模块信号检测模块主要用来提高输入阻抗，设置逻辑电平的门限电压。1、方案一：采用比较器实现。手动调节门限电压，利用可调电阻器调节每路输入比较器的参考电压，从而改变门限电压。2、方案二：采用比较器实现。利用D/A实现门限电压的调节，将D/A输出的电压作为比较器的参考电压，从而改变门限电压。对于方案一，这种方法比较直接，但是实际调节起来却比较繁琐，而且在没有仪表指示的情况下很难做到准确调节；方案二能比较容易控制门限电压，且有四个D/A转换器集成的芯片LM339可以应用，接线也比较方便，所以选用方案二。2.2逻辑分析仪模块要实现本题目

26、的基本要求，主要实现数据采集存储和控制示波器显示的功能。其中数据采集功能要求可采集8路信号，存储深度选择为24位，数据量为248=24bytes,对于一般的单片机系统很容易实现。对于显示功能，要求用示波器显示清晰稳定的8路数字波形，再包括额外的时间标线和触发点的显示，则共需要、9个通道。对于示波器来说，为了显示的波形清晰稳定，一般要求扫描的刷新频率25Hz。每显示一路信号，需要沿X轴扫描24个位，设定每个位需要显示10个点，则显示一个通道需要2410个点。同时显示9通道的数字波形，则共显示249=216个位，21610个点。由此可知，扫描一个点所需的时间为：1秒/（25祯*24位*9通道*10

27、点）=18.5微秒/点。对于采用12MHz晶振的单片机来说，仅能执行大约15条指令。如果数据采集存储和控制显示功能由同一单片机来实现，处理起来十分困难。即使是24兆的单片，也只能执行30条左右而已。因而若用单MCU来实现，则须用更高性能的单片来实现。因此只用一片普通51单片来实现是不现实的。针对以上分析，提出以下方案：1、方案一：采用高性能单CPU系统实现，比如32位的ARM芯片作为控制系统核心。该方案框图如图2.1：图2.1 应用高性能CPU实现的系统框图如果采用此方案，可以很好的解决同时采样和控制显示的功能，但是ARM系统设计调试复杂，且由于作者本人知识的局限性，不能很好的应用该方案实现系

28、统设计，在此仅提出一种设想。所以不宜采用此方案。2、方案二：针对分析中提出的问题，我们也可以采用两片普通51单片机来实现系统设计，一片51实现数据采集，存储；另一片51实现控制示波器实时显示功能，两片51之间采用串行通信来解决数据通信问题，这样的方案可以满足题目提出的设计要求。系统框图如图2.2：图2.2 采用双单片机实现的系统框图3、方案三：采用大规模FPGA来实现系统,采用FPGA来实现相应功能，一般是使用状态机方式来实现，即所解决的问题都是规则的有限状态转换问题。分析本题目的要求，可以看出，其中的逻辑控制灵活多变，适合于采用程序控制的cpu执行方式，如使用FPGA来实现，大部分的资源会消

29、耗用来控制键盘和显示等辅助功能，用在主逻辑控制方面的资源相对比较少。另外，此种规模PLD系统设计复杂，容易出错。此方案系统框图如图2.3： 图2.3 采用FPGA实现的系统框图综合分析上述各方案，比较其优缺点，包括灵活性、可靠性、可扩展性和易操作性，所以选用方案二。第三章 信号发生器实现方案3.1硬件组成硬件结构框图如图3.1：图3.1 信号发生器硬件结构框图信号发生器由3个小模块构成1、输出滞留稳压电源模块电路图如图3.2：图3.2 稳压电路原理图本模块主要完成对个电路供电的功能，主要由电源变压器、桥式整流器、电容滤波器、三端集成稳压器等组成。其作用是将交流电转换为平稳的直流电，核心部分是整

30、流电路和稳压电路。电源变压器将交流220V电压变为7.5V交流电，经由桥式电路全波整流作用以后，得到脉动直流电，经C1滤波后得到9V的直流电，电容器C3为三端稳压器W7805的输入端补偿电容，其作用是消除输入端引线过长引起的自激振荡，抑制电源的高频干扰，安装时尽量靠近集成稳压器，C5、C7为输出端补偿电容，以改善输出瞬态响应。2、信号发生器模块连接原理图如图3.3所示:图3.3 信号发生器电路原理图采用89C51产生逻辑循环序列信号，由P0口输出，即Q0-Q7的八路信号输出。输出序列信号由T0计数器溢出中断产生，采用方式1。MAX813L具有上电复位、Watchdog输出、掉电电压监视、手动复位四大功能。WDI（Watchdog Input）主要是作为Watchdog计数器重定用的。在1.6秒内若CPU不触发复位看门狗定时器，则WDO（Watchdog Output）将输出低电平。复位电路分为手工复位与上电复位。上电复位用比较器产生触发信号触发触发器，以此产生复位信号。同时，对时基产生的脉冲进行定时，当复位时间达140毫秒时，Reset发生器产生一脉冲使复位信号无效。上电复位时，只要电压低于4.63V，复位信号Reset就有效；当电源电压超过4.63V时，Rese