EDA技术实验指导书MAXPLUSIIdocx.docx

1、EDA技术实验指导书MAXPLUSIIdocx实验一 4选1数据选择器的设计 （EDA-01） 2实验二 译码器的设计 （EDA-02） 6实验三 带清零、使能的4位加法计数器设计 （EDA-03） 10实验四8位移位寄存器的设计（EDA-04） 12实验五 深度为4的8位RAM设计 （EDA-05） 14实验六 基于LPM函数的加法电路设计 （EDA-06） 17实验七 综合实验Moore型有限状态机的时序电路设计（EDAP7） 20主要参考文献 22实验一 4选1数据选择器的设计一、实验目的和任务1、 熟习MAX+PLUS II软件的使用；2、 掌握用原理图输入法和硬件描述语言(Veril

2、og HDL)两种方法來设计逻辑电路;3、 通过电路的仿真及验证，进一步了解4选1数据选择器的功能； 二、实验内容1、用原理图输入法來设计4选1数据选择器参照按图11所示來编辑完成4选1数据选择器的原理图输入设计，其中a. b、c、 d为数据输入端，sell、sel0为控制输入端，q为4选1数据输岀端。存盘仿真后，观 察仿真波形，以验证数据选择器的功能。2、用Verilog HDL硬件描述语言来设计4选1数据选择器用MAX+plusII中的文本编辑器，编辑输入4选1数据选择器源程序: module mux4_l( a, b, c, d, sei, q);input a,b,c,d;input

3、l:0sel;output q;reg q；always ( sei)case(sel)2b00: q=a;2b01: q=b;2blO: q=c;2bll: q=d;endcaseendmodule程序中的a、b c d依然为数据输入端，sell sel0为控制输入端,q为4选1 数据输出端。同样存盘后进行仿真，并观察仿真波形，以验证数据选择器的功能。三、实验仪器、设备及材料电脑、EDA软件、实验箱、下载电缆、连接导线。四、实验原理4选1数据选择器的原理框图及真值表如图12及表11所示，sei1:0可能出现四种组合 情况：00 01 10 11,它分别对应选通四个不同的数据输入a、b、c、d

4、,从q端输出。结合以前所学数字电路的知识，可由真值表得出利用“与非门”实现的逻辑电路，进而可 用MAX+PLUS II原理图输入方法，设计出该4选1数据选择器；如应用EDA技术所学的 Verilog HDL硕件描述语言来描述该电路功能，即可设计岀该4选1数据选择器的源程序。图12 4选1数据选择器的原理槪图五、主要技术重点、难点木实验技术重点在于理解4选1数据选择器的功能后，用原理图输入法和硬件描述语 言(Verilog HDL)两种方法来设计该逻辑电路。其难点是要仿真出4选1数据选择器的波形，然后通过观测仿真波形，来验证该数据 选择器的功能。六、实验步骤(-)原理图输入法的设计步骤:(1)进

5、入Windows操作系统，打开MAX+plusII。1、启动File Project Name菜单，输入设计项目的名字MUX41。 点击Assign Device菜单，选择器件(本设计选用EPF10K10)。2启动菜单File New,选择Graphic Editor File,打开原理图编辑器,进行原理图设计输入。(2)设计的输入1.放置4个三输入端与非门(nand3) 1个四输入端与非门(nand4), 2个非门(not) 器件、及6个输入端(input)、1个输入端(output)在原理图上；1在原理图的空白处双击鼠标右键，在出现窗体中的Symbol Libraries:” 栏中，从ma

6、xplus2max21 ibprim元件库中调出4选1数据选择器电路设计所 需要的元件；2在光标处输入元件名称或用鼠标点取元件，按下0K即可。3如果安放相同元件，只要按住Ctrl键，同吋用鼠标拖动该元件。4参照图11来安放相应的元件。2.添加连线到器件的管脚上把鼠标移到元件引脚附近，则鼠标光标自动由箭头变为十字，按住鼠标右键拖动, 即可画出连线，参照图1连好相应元件的输入、输出脚。3.保存原理图单击保存按钮，对于第一次输入的新原理图，岀现类似文件管理器的图框，选择 合适目录、合适名称保存刚才输入的原理图1-1 ,原理图的扩展名为.gdf,本实验中取 名为 mux41. gdf o(3)编译启动

7、MAX+plus II Compiler菜单，按Start开始编译(如图1-3),并显示编译结果, 生成.sof、.pof文件，以备硬件下载和编程时调用。同时生成.刖文件，可详细杳看编译 结果。入上面“二、实验内容”中的程序；(4)、在新的目录中存成mux_l. V文件,并按 “Ctrl+Shift+J”将该文件设为一个Project工程,然后进行编译。(5)参照原理图输入设计进行仿真，并观察仿 真波形，以验证所设计电路的功能。图1-5新建文木文件的选择对话框七、实验报告要求1.对于原理图设计要求有设计过程。2.详细论述实验步骤。3.给出原理图输入法和Verilog HDL语言设计两种方法的仿

8、真波形。八、 实验注意事项1.使用原理图设计时，其文件名mux41. gdf要与仿真的波形文件名mux41. scf相 同，只是文件的后缀不同；使用Verilog HDL语言设计时，其文件名(mux4_l. V)要与模块 名module mux4_l( a, b, c, d, sei, q);相同，且仿真的波形文件名mux4_l. scf也要相同。2.用原理图输入法和Verilog HDL语言两种方法所做的设计，最亦放在不同的目录 屮，且口录名不要出现中文字符。3.在Waveform Editor仿真时，应先在菜单选项的Options/ Grid Size.中所弹出的对话 框中将Grid Si

9、ze:改为l.Ous；并菜单选项的File/ End Time中所弹出的对话框中将Grid Size改为lOO.Ous,以方便观察、理解仿真得到的波形。九、 思考题1.如何用设计好的4选1数据选择器，來实现8选1数据选择器的设计(用原理图 输入法来设计)，试给岀设计与仿真的结果。2.谈谈使用原理图输入法和Verilog HDL语言设计两种方法的优劣心得。实验二译码器的设计一、实验目的和任务1、 熟习MAX+PLUS II软件的使用；2、 掌握用Verilog HDL硬件描述语言來设计3-8译码器及七段显示译码器;3、 通过电路的仿真和皱件验证，进一步了两种译码器的功能； 二、实验内容1、要求用

10、Verilog HDL语言设计一个3输入、8输出的38译码器，输出低有效。 用MAX+pIusII中的文本编辑器，编辑输入3-8译码器的参考源程序：module decoder3_8(a,y); input 2:0a;output |7:0y;reg 7:0y;程序中的a2:0为3个数据输入端，y7:0为8个数据输出端。编辑输入存盘后， 要求进行仿真，并观察仿真波形，以验证38译码器的功能。2、要求用Verilog HDL语言來设计七段显示译码器，用于控制共阴LED数码管显示 “0,1, 2, 3, 4, 5,6, 7, 8, 9, A, B, C, D, E, 字符。要求该输入为4位二进制码

11、,输出7位 共阴LED数码管的a、b、c、d、e、f、g的控制位，以控制其显示相应的字符。用MAX+plusII 的文本编辑器，编辑输入七段显示译码器的源程序：module de_7(d, y);input 3:0d;output 6:0y;reg 6:0y;always ( d)程序中的d 3:0为4位二进制码的输入端，7位输出y6:0对应共阴LED数码管 的7位控制位：a、b、c、d、e、f、go同样存盘后进行仿真，并观察仿真波形，以验证 七段显示译码器的功能。三、实验仪器、设备及材料电脑、EDA软件、实验箱、下载电缆、连接导线。四、实验原理1.38译码器的原理框图及真值表如图21及表21

12、所示，3个输入a2:0可能出现8种组 合情况：000, 001, 010, 011, 100, 101, 110, 111,这样就可控制8个输出y7:0相应的 某1位输出为“0”。图21 译码器的原理框图2.七段显示译码器的原理框图及真值表如图22及表22所示，4个输入d3:0口J能出现 16种组合情况；它的7个输出y6:0分别控制共阴LED数码管的a、b、c、d、e、f、g七段的 亮/灭，从而显出对应的16个字符。图22七段显示译码器的原理框图表22 8421 BCD七段显示译码器真值表输入输出输入输出输入输出输入输出d3:0y6：od3:0y6：od3:0y6：od3:0y6：oa,b,c

13、,d,e,f,ga,b,c,d,e,f,ga,b,c,d,e,F,ga,b,c,d,e,F,g1,1,1,1,1,“)HH4M0,1,1,(),0,1,1Hn8M1,111,1,1,1HMCH1,0,0,1,1,1,0Hr*(),1,1,0,0,0,01,0,1,1,0,1,1Hn9M1,111,0,1,1HMDH0,1 丄 1,1,0,1H2M1,1,0,1,1,0,1Hn6M1,0,1,1,1,1,1HnAH1,1,101,1,1HnEn100,1,1,1,1H31,1,1,1,0,0,1HH7M1,1,1,0,0,0,0HnBH0,0,1,1,1,1,1HHFM1,0,0,0,1,1,1

14、五、主要技术重点、难点木实验技术重点在于理解3-8译码器、七段显示译码器的功能后，用Verilog HDL硬 件描述语言来设计两种译码器；并掌握always, case语句的使用。其难点是要仿真th 3-8译码器、七段显示译码器的波形，然后通过观测仿真波形，来验证相丿应译码器的功能。OK Cancel六、实验步骤(一)用Verilog HDL语言设计3-8译码器的步骤:(1)、运行 MAX+PLUS II 软件(2)、启动File New菜单命令(如图2-3)；(3)、选择 Text Editor file,点击 OK 后，键 入上面“二、实验内容”中的程序；(4)、在目录中存成decoder

15、3_8. V文件，并按 “Ctd+Shift+J”将该文件设为一个Project工程, 然后进行编译。图2-3新建文本文件的选择对话框(5)、仿真设计文件NewFile Type启动MAX+plus II F订e New菜单，如图2-4 所示进入波形编辑环境，编辑decoder3_8. V的波形文 件，设置输入信号a2:0的8种组合情况的值，并将 波形文件以decoder3_8. scf为波形文件名存盘。执行仿真命令，启动仿真并观察仿真波形，并 对设计电路的进行功能验证。(-)用Verilog HDL语言设计七段显示译码器的步骤请参照38译码器的步骤进行。图2-4新建波形文件的选择对话框七、

16、实验报告要求1.详细论述两种译码器的Verilog HDL语言设计及仿真实验步骤。2.给出两种译码器设计仿真后的波形。八、 实验注意事项1.使用Verilog HDL语言设计38译码器/七段显示译码器吋，其文件名 (decoder3_8. V/ de_7.V)要与模块名module decoder3_8(a,y); /module de_7(d, y);相同，且 仿真的波形文件名decoder3_8. scf/ de_7. scf也耍相同。2.所设计的两种译码器，最好放在不同的目录中，且目录名不妾岀现中文字符。3.在Waveform Editor仿真吋，应先在菜单选项的Options/ Gri

17、d Size.I1所弹出的对话 申中将Grid Size:改为l.Ous；并菜单选项的File/ End Time中所弹出的对话框中将Grid Size改为1 OO.Ous,以方便观察、理解仿真得到的波形。九、 思考题1.如何理解3-8译码器仿真过程中出现的毛刺现象？2.如果七段显示译码器驱动的是共阳LED数码管，又该如何设计与Z对应的七段显 示译码器？实验三带清零、使能的4位加法计数器设计一、实验目的和任务1、 熟习MAX+PLUS II软件的使用；2、 掌握用Verilog HDL硬件描述语言來设计加法计数器；3、 通过电路的仿真和破件验证，进一步了加法计数器的功能;二、 实验内容1、耍求

18、用Verilog HDL语言设计一个带清零、使能的4位加法计数器。 用MAX+plusII中的文本编辑器，编辑输入该4位加法计数器的参考源程序：module couter_l( clk,clr,en,q);input clk,clr,en;output |3:0q;reg 3:0q;always (posedge elk)if(!clr)q=0;else if (en)q=q+1 ；endmodule程序屮的elk为计数时钟输入，clr为清零输入控制端，en为计数使能输入控制 端,q3:0为4位加法计数器的输出。2、编辑存盘后，要求进行相应的仿真，并观察仿真波形，以验证该计数器的功能。三、 实

19、验仪器、设备及材料电脑、EDA软件、实验箱、下载电缆、连接导线。带清零、使能的4位加法计数器的真值表 如表31所示，当清零端cli为0时，将计数器 的输出q3:0清零;当clr为1时，且计数使能 en为1时，才允许计数器进行加计数；而clr为 I时，en为0时，无论是否有时钟elk来到，该 计数器始终处于保持状态(即禁止计数状态)。五、主要技术重点、难点本实验技术重点在于理解带清零、使能的4位加法计数器的功能后，用Verilog HDL 硬件描述语言來设计该加法计数器；并掌握always, if语句的使用。其难点是要仿真岀4位加法计数器的清零、计数使能、保持状态(即禁止计数状态) 等情况的波形

20、，然后通过观测仿真波形，來验证该加法计数器的功能。然后进行编译。(5)、仿真设计文件启动 MAX+plus II File New 菜单，如图 3-2 所示进入波形编辑环境，编辑couter_l. V的波形文件， 设置清零小、计数使能en的4种组合情况的值，以及 输入elk的时钟波形，并将波形文件以couter_l. sef 为波形文件名存盘。执行仿真命令，启动仿真并观察仿真波形，并 对设计电路的进行功能验证。图32新建波形文件的选择对话框七、实验报告要求1.详细论述带清零、使能的4位加法计数器的Verilog HDL语言设计及仿真步骤。2.给岀4位加法计数器的清零、计数使能、保持状态(即禁止

21、计数状态)等情况的 仿真波形。八、 实验注意事项1.使用Verilog HDL语言设计4位加法计数器时，其文件名(couter_l. V)要与模块名 module couter_l( clk,clr,en,q);相同，且仿真的波形文件名couter_l. sef也要相同。2.在Waveform Editor仿真吋，应先在菜单选项的Options/ Grid Size.I1所弹出的对话 申中将Grid Size:改为l.Ous；并菜单选项的File/ End Time中所弹出的对话框中将Grid Size改为1 OO.Ous,以方便观察、理解仿真得到的波形。九、 思考题1.如要将设计的加法计数器

22、改为减法计数器，该如何修改设计？2.如要在所设计的4位加法计数器基础上增加一个进位位输出，又该如何修改设计？实验四8位移位寄存器的设计一、 实验目的和任务4、 熟习MAX+PLUS II软件的使用；5、 学握用硬件描述语言(Verilog HDL)來设计移位寄存器电路；6、 通过电路的仿真和硕件验证，进一步了解8位移位寄存器功能。二、 实验内容1、要求用Verilog HDL语言设i 一个8位移位寄存器。用MAX+plusII中的文本编辑器，编辑输入该8位移位寄存器的参考源程序：module shiter8(clk,d,q);input elk, d;output |7:0q;reg 7:0q

23、;integer k;always (posedge elk)for (k=0;k7;k=k+l) beginq0=d;qk+l q7:0分别RAM的数据输入、输出。2.编辑存盘后，要求进行相应的仿真，并观察仿真波形，以验证该RAM的功能。三、实验仪器、设备及材料电脑、EDA软件、实验箱、下载电缆、连接导线。四、实验原理4X8位RAM的原理框图如图5-1所示， 两位地址ad2:0组成4位深度,read、we分别 控制RAM的读、写，用if语句描述來区分是否 读或写，ifij case语句则用描述RAM对某一个 地址数据的操作。五、主要技术重点、难点本实验技术重点在于理解4X8位RAM的功能后，

24、用Verilog HDL硬件描述语言来 设计该电路；并掌握if及case语句的使用方法及技巧。其难点是要仿真出4X8位RAM的工作波形，然后通过观测仿真波形，来验证RAM 设计是否能完成相应的功能。六、实验步骤用Verilog HDL语言设计RAM的步骤：(1)、运行 MAX+PLUSII 软件(2)、启动Filc New菜单命令(如图5-2)；(3)、选择 Text Editor file,点击 OK 后，键 入上面“二、实验内容”中的程序；(4)、在口录屮存成RAM.V文件，并按“CtZ+Shift+J”将该文件设为一个Project工程,然后进行编译。图5-2新建文本文件的选择对话框(5

25、)、仿真设计文件启动MAX+plus II F订e New菜单，如图5-3 所示进入波形编辑环境，编辑RAM.V的波形文件， 设置工作时钟elk的波形，并选择“二”图标 加入数据及RAM地址，最后将波形文件以RAM. sef 为波形文件名存盘。执行仿真命令，启动仿真并观察仿真波形，并 对设计电路的进行功能验证。图53新建波形文件的选择对话框七、实验报告要求1.详细描述4X8位RAM的Verilog HDL语言设计及仿真步骤。2.给出移位寄存器的仿真波形。八、实验注意事项1.使用Verilog HDL语言移位寄存器吋，其文件名(RAM. V)要与模块名moduleRAM (elk,d,q);相同，且仿真的波形文件名RAM. sef也要相同。2.在Waveform Editor仿真时，应先在菜单选项的Options/ Grid Size.中所弹出的对话 框中将Grid Size:改为l.Ous；并菜单选项的File/ End Time.冲所弹出的对话框屮将Grid Size改为lOO.Ous,以