verilog有限状态机实验报告附源代码.docx

1、verilog有限状态机实验报告附源代码有限状态机实验报告一、实验目的进一步学习时序逻辑电路了解有限状态机的工作原理学会使用“三段式”有限状态机设计电路掌握按键去抖动、信号取边沿等处理技巧二、实验内容用三段式有限状态机实现序列检测功能电路a)按从高位到低位逐位串行输入一个序列，输入用拨动开关实现。b)每当检测到序列“1101”（不重叠）时，LED指示灯亮，否则灭，例如i.输入： 1 1 0 1 1 0 1 1 0 1 ii.输出： 0 0 0 1 0 0 0 0 0 1 c)用八段数码管显示最后输入的四个数，每输入一个数，数码管变化一次d)按键按下的瞬间将拨动开关状态锁存i.注意防抖动（按键按

2、下瞬间可能会有多次的电平跳变）三、实验结果1.Rst_n为0时数码管显示0000，led灯不亮，rst_n拨为1，可以开始输入，将输入的开关拨到1，按下按钮，数码管示数变为0001，之后一次类推分别输入1，0,1，按下按钮后，数码管为1101，LED灯亮，再输入1，LED灯灭，之后再输入0，1（即共输入1101101使1101重叠，第二次LED灯不亮），之后单独输入1101，LED灯亮2.仿真图像刚启动时使用rst_n一段时间后其中Y代表输出，即控制led灯的信号，sel表示数码管的选择信号，seg表示数码管信号四、实验分析1、实验基本结构其中状态机部分使用三段式结构：2、整体结构为：建立一下

3、模块：Anti_dither.v输入按键信号和时钟信号，输出去除抖动的按键信号生成的脉冲信号op这一模块实现思路是利用按钮按下时会持续10ms以上而上下抖动时接触时间不超过10ms来给向下接触的时间计时，达到上限时间才产生输出。Num.v输入op和序列输入信号A,时钟信号clk和复位信号，复位信号将num置零，否则若收到脉冲信号则将num左移一位并将输入存进最后一位。输出的num即为即将在数码管上显示的值Scan.v输入时钟信号，对其降频以产生1ms一次的扫描信号。Trigger.v这一模块即为状态机模块，按三段式书写。整个模块的输入为时钟信号，脉冲信号，序列输入变量，复位信号，输出LED灯控

4、制信号Y。第一段是状态转换模块，为时序逻辑电路，功能是描述次态寄存器迁移到现态寄存器。即如果收到复位信号将现态置零，否则将上次得到的next_state赋给current_state。第二段是描述状态转移的条件判断，即对于输入的现态，判定对于不同的输入A(或无输入)，下一状态将怎么确定。为组合逻辑电路。第三段是格式化描述次态寄存器输出，即处理输出信号。即对于不同的现态和输入得到输出。Display.v这一模块输入已经得到的结果，来产生显示。输入时钟信号，扫描信号，复位信号和之前得到的num和Y输出，来得到数码管的显示sel和seg以及LED灯的亮灭。其中对得到的扫描信号再次分频，得到1/4的频

5、率分别显示num的四位。Top.v综合各模块。测试代码：用forever使时钟动起来后，先复位，然后模拟各输出和按钮信号的短时抖动，并将上述过程放入forever中重复进行。五、附录源代码：Anti_dither.vmodule anti_dither( input clk, input btn, input rst_n, output reg op ); reg 19:0 cnt; reg oi;initialbegin op=0; cnt=0; oi=0;endalways(posedge clk)beginif(op=1) op=0;if(btn!=oi)begin if(cnt=20d

6、1000_000) cnt=0; else begin cnt=cnt+1; if(cnt=20d999_999) begin oi=btn; if(btn=1) op=1; end endendelse cnt=0;endendmodulenum.vmodule num( input op, input A, input clk, input rst_n, output reg 3:0 num );initial num=4b0;always(posedge clk)if(rst_n) num=4b0;else if(op)begin num3=num2; num2=num1; num1=n

7、um0; num0=A;endendmodulescan.vmodule scan( input clk, output reg scan ); reg 16:0 cnt_scan; initial cnt_scan=17b0; initial scan=0; always(posedge clk)begin if(cnt_scan=17d99_999) begin cnt_scan=0; scan=17b1; end else begin cnt_scan=cnt_scan+17b1; scan=17b0; endendendmoduletrigger.vmodule trigger( in

8、put clk, input op, input A, input rst_n, output reg Y /output reg 2:0 NQ, /output reg 2:0 Q ); reg 2:0 Q; reg 2:0 NQ;always(posedge clk or negedge rst_n)beginif(rst_n) Q=3b0;else Q=NQ; endalways(*)begin if(rst_n) NQ=3b0; else begin if(op) case(Q) 3b000: begin if(A) NQ=3b001; else NQ=3b000; end 3b001

9、: begin if(A) NQ=3b010; else NQ=3b000; end 3b010: begin if(A) NQ=3b010; else NQ=3b011; end 3b011: begin if(A) NQ=3b100; else NQ=3b000; end 3b100: begin if(A) NQ=3b001; else NQ=3b000; end default: ; endcase/else if else NQ=Q;endend always(posedge clk or negedge rst_n)begin if(rst_n) Y=0; else if(NQ=3

10、b100) Y=1; else Y=0;end endmoduledisplay.vmodule display( input scan, input clk, input rst_n, input 3:0 num, input Y, output reg led, output reg 3:0 sel, output reg 7:0 seg ); reg 1:0 a;reg display_num;initial a=2b0;initial display_num=0;initial seg=8b0000_0011;initial led=0;initial sel=4b0111;alway

11、s(posedge clk)begin if(rst_n) begin a=2b0; display_num=0; end else if(scan) begin if(a=2b11) a=2b0; else a=a+2b1; end case(a) 2b0: begin sel=4b0111; display_num=num3; end 2b01: begin display_num=num2; sel=4b1011; end 2b10: begin display_num=num1; sel=4b1101; end default: begin sel=4b1110; display_nu

12、m=num0; end endcase if(display_num) seg=8b1001_1111; else seg=8b0000_0011;endalways(posedge clk)begin if(Y) led=1; else led=0;endendmoduletop.vmodule top( input clk, input rst_n, input btn, input A, output 7:0seg, output 3:0 sel, output led ); wire oi; wire op; wire 3:0 num; wire scan; wire Y; anti_

13、dither u_anti_dither(.clk (clk ),.btn (btn ),.rst_n (rst_n ),.op (op );num u_num(.op (op ),.A (A ),.rst_n (rst_n ),.clk (clk ),.num (num );display u_display(.scan (scan ),.clk (clk ),.rst_n (rst_n ),.num (num ),.Y (Y ),.led (led ),.sel (sel ),.seg (seg );scan u_scan(.clk (clk ),.scan (scan );trigger

14、 u_trigger(.op (op ),.A (A ),.clk (clk ),.rst_n (rst_n ),.Y (Y );endmodule仿真代码：module test2; / Inputs reg clk; reg rst_n; reg btn; reg A; / Outputs wire 7:0 seg; wire 3:0 sel; wire led; wire 2:0 NQ; / Instantiate the Unit Under Test (UUT) top uut ( .clk(clk), .rst_n(rst_n), .btn(btn), .A(A), .seg(se

15、g), .sel(sel), .led(led), .NQ(NQ) ); initial begin #100; clk = 0; forever begin #1; clk=clk; end end initialbegin rst_n = 0; btn = 0; A = 0; #100; rst_n=1; A=1;foreverbeginA=1;btn=1;#2000_000;btn=0;#20;btn=1;#20;btn=0;#2000_000;A=1;btn=1;#2000_000;btn=0;#20;btn=1;#20;btn=0;#2000_000;A=0;btn=1;#2000_

16、000;btn=0;#20;btn=1;#20;btn=0;#2000_000;A=1;btn=1;#1100_000;btn=0;#20;btn=1;#20;btn=0;#2000_000;end endendmodule六、总结1.一定要注意根据PPT上的要求来，由于没看仔细PPT的要求，开始用的不是三段式电路而是用触发器的门电路来间接实现，要麻烦的多。而且没有看清序列不重叠的要求，导致自己推导序列重叠的状态转换图花了很多不必要的时间。2.这次感觉比较有效率的一个方法是一个模块一个模块的分析，先分析出电路需要哪些基本功能，分好模块，确定输入输出，最后考虑模块内的具体实现。比如拿到有限状态机

17、的题目，首先考虑肯定要有降频，展示，防抖动等模块以及获得输出数据的模块，最后考虑状态机模块内的实现。3.一开始时出现的问题是四个数码管显示相同的数字，即按0全部显示0，按1全部显示1，分析可能是由于控制移位的信号输出太快，导致输入的一位直接冲掉了之前的成了4位，后来补上了op信号，即受到按钮按下的脉冲信号再移位。4.之后出现的问题是输入1101LED灯始终不亮。经过仿真从源头搜索发现防抖动模块写的有问题，后来重写了该模块。5.重写该模块后op的输出没问题了，但是仍然LED灯不亮。后来把Q和NQ用多余的LED灯输出测试，发现状态变化非常奇怪，始终在010和000之间循环而跳不出循环进入100，所以就没办法输出Y。6.锁定了该模块后经询问发现状态转化电路中，如果接收到op信号确实要根据A来得到next_state，但是缺少了op=0即没有按键时next state=current state的分支，填上该分支后状态跳变正常。7.Op信号非常关键，因为A信号的值是电平值，随时可能变化，影响到其它变量，但是加入op后就只有按钮按下以后才产生作用。8.仿真书写的一点经验是程序只能写在initial模块中，写在模块外就会报错。9.同一个模块中不允许在两个块中对同一变量的值发生影响。