《Verilog数字系统设计教程》夏宇闻第四版思考题答案（第2章）.pdf

1、Verilog数字系统设计教程夏宇闻第四版思考题答案（第2章）1.Verilog语有什么作？可描述顺序执和并执的程序结构；延迟表达式或事件表达式来明确的控制过程的启动时间；通过命名的事件来触发其它过程的激活为或停为；提供了条件如if-else，case等循环程序结构；提供了可带参数且零延续时间的任务程序结构；提供了可定义新的操作符的函数结构；提供了于建表达式的算术运算符，逻辑运算符，位运算符；Verilog HDL语作为种结构化的语常适于门级和开关级的模型设计；提供了套完整的表组合逻辑的基本元件的原话；提供了双向通路和电阻器件的原话；可建MOS器件的电荷分享和电荷衰减动态模型；Verilog

2、HDL的构造性语句可以精确地建信号的模型；2.构成模块的关键词是什么？module，endmodule。3.为什么说可以Verilog构成常复杂的电路结构？因为Verilog可描述顺序执和并执的程序结构；延迟表达式或事件表达式来明确的控制过程的启动时间；通过命名的事件来触发其它过程的激活为或停为；提供了条件如if-else，case等循环程序结构；提供了可带参数且零延续时间的任务程序结构；提供了可定义新的操作符的函数结构；提供了于建表达式的算术运算符，逻辑运算符，位运算符；Verilog HDL语作为种结构化的语常适于门级和开关级的模型设计；提供了套完整的表组合逻辑的基本元件的原话；提供了双向

3、通路和电阻器件的原话；可建MOS器件的电荷分享和电荷衰减动态模型Verilog HDL的构造性语句可以精确地建信号的模型；4.为什么可以较抽象的描述来设计具体的电路结构？因为有可以较抽象描述设计电路结构的语，这种语是适合数字系统设计的语。5.是否任意抽象的符合语法的Verilog模块都可以通过综合具转变为电路结构？不能。要符合语法，还要符合些基本规则的Verilog模块才可以通过综合具转变为电路结构。6.什么叫综合？通过综合具把为级描述的模块通过逻辑表动转化为门级形式的模块叫综合。7.综合是由什么具来完成的？由EDA具来完成综合。8.通过综合产的是什么？产的结果由什么处？产的是由与门，或门和门

4、组成的加法器，较器等组合逻辑。产的模块很容易与某种艺的基本元件逐对应起来，再通过布局布线具动地转变为某种具艺的电路布线结构。9.仿真是什么？为什么要仿真？仿真是对电路模块进动态的全测试。通过观察测试模块的输出信号是否符合要求，可以调试和验证逻辑系统的设计和结构准确与否，并发现问题及时修改。10.仿真可以在层上进？每个层的仿真有什么意义？分别为前仿真，逻辑表仿真，门级仿真和布线后仿真；前仿真，逻辑表仿真，门级仿真可以调试和验证逻辑系统的设计和结构准确与否，并发现问题及时修改。布线后仿真，分析设计的电路模块的运是否正常。11.模块的端是如何描述的？“.”表被引模块的端。12.在引实例模块的时候，如

5、何在主模块中连接信号线？括号中来表本模块中与之连接的模块。13.如何产连续的周期性测试时钟？always语句来产连续的周期性测试模块。14.如果不initial块，能否产测试时钟？不能，如果没有initial块，就不知道时钟信号的初始值。15.从本讲的简单例，是否能明always块与initial块有什么不同？initial块只执次，always块执数次。16.为什么说Verilog可以来设计数字逻辑电路和系统？因为Verilog可描述顺序执和并执的程序结构；延迟表达式或事件表达式来明确的控制过程的启动时间；通过命名的事件来触发其它过程的激活为或停为；提供了条件如if-else，case等循环程序结构；提供了可带参数且零延续时间的任务程序结构；提供了可它过程的激活为或停为；提供了条件如if-else，case等循环程序结构；提供了可带参数且零延续时间的任务程序结构；提供了可定义新的操作符的函数结构；提供了于建表达式的算术运算符，逻辑运算符，位运算符；Verilog HDL语作为种结构化的语常适于门级和开关级的模型设计；提供了套完整的表组合逻辑的基本元件的原话；提供了双向通路和电阻器件的原话；可建MOS器件的电荷分享和电荷衰减动态模型Verilog HDL的构造性语句可以精确地建信号的模型；