逻辑电平匹配Word下载.docx

1、改变电流的方向即可在垮接电阻上产生相反方向的电压，以这种方式来产生逻辑1和0。LVDS的优点：1. 由于LVDS的电流源始终导通，此特性可以消除开关噪声带来的尖峰和大电流晶体管不断开合造成的EMI干扰。2. 差分线的间距很短，受到的干扰一样，所以在接收端进行差模运算后，干扰正好抵消。3. LVDS差分线中传输的电流相同，方向相反，产生的EMI很低。LVPECL：LVPECL即Low Voltage Positive Emitter-Couple Logic，也就是低压正发射极耦合逻辑，使用3.3V或2.5V电源，LVPECL是由PECL演变而来的，PECL即 Positive Emitter-

2、Couple Logic，也就是正发射极耦合逻辑的意思，使用5.0V电源，而PECL是由ECL演变而来的，ECL即Emitter-Couple Logic，也就是发射极耦合逻辑，ECL有两个供电电压VCC和VEE。当VEE接地时，VCC接正电压时，这时的逻辑称为PECL；当当VCC接地时，VEE接负电压时，这时的逻辑成为NECL，VEE一般接-5.2V电源；一般狭义的ECL就是指NECL。ECL分类：ECL/PECL/LVPECL逻辑的优点：1. 输出阻抗低（68ohm），输出阻抗高（可以看作无穷大），所以驱动能力特别强，它可以驱动50130ohm特征阻抗的传输线而交流特性并没有明显的改变。由

3、于驱动能力强，所以支持更远距离的传输，所以背板走线或长线缆传输基本上都使用ECL逻辑。2. ECL器件对电压和温度的变化不如TTL和CMOS器件敏感，ECL时钟驱动器产生的各路时钟的并发性更好，skew更小。3. 相对于同为差分信号的LVDS，ECL支持的速率更高，受工艺的限制，LVDS的逻辑很少有高于1.5GHz的应用，而ECL可以应用高于10GHz的场合，可以说，高于5GHz的场合，基本上是ECL和CML的天下。在所有的数字电路中，ECL的工作速度最高，其延时小于1ns，在中小规模集成电路，高速，超高速数字系统和设备中应用4. 对传输线阻抗的适应范围更宽。LVDS属于电流型驱动，其终端的1

4、00ohm匹配电阻兼有产生电压的功能。因此，为了不改变信号的摆幅，终端电阻的阻值必须取100ohm，为了保证较好的信号完整性，LVDS的传输线阻抗也必须精确控制在50ohm，否则容易产生反射等SI问题。ECL/PECL/LVPECL逻辑的缺点： 跟它的优点一样，ECL的缺点也很明显，那就是功耗大，噪声容限小，抗干扰能力弱。ECL电路的逻辑摆幅只有0.8V，直流噪声容限只有200mV。可以说，ECL的高速性能是用高功耗、低噪声容限为代价换来的。PECL的标准输出负载是50ohm至VCC-2V的电平上，在这种负载条件下，OUT+与OUT-的静态电平典型值为VCC-1.3V，OUT+与OUT-的输出

5、电流为14mA。PECL的输出电路结构：PECL的输入是一个具有高输入阻抗的差分对，该差分对的共模电压需要偏置到VCC-1.3V，这样允许的输入信号电平动态最大。有的芯片在内部已经集成了偏置电路，使用时直接连接即可，有的芯片没有加，使用时需要在芯片外部加直流偏置。PECL的输入电路结构：PECL的输入输出指标CML:CML即Current Mode Logic，也就是电流模式逻辑，CML电路主要靠电流驱动，可以说CML是所有高速数据接口形式中最简单的一种，它的输入与输出是匹配好的，从而减少了外围器件，使单板硬件设计更简单，更简洁，CML的摆幅较小，功耗比较低。CML输出结构：CML的输出电路形

6、式是一个差分对，该差分对的集电极电阻为50ohm，输出信号的高低电平切换是靠共发射极差分对的开关控制的，差分对的发射极到地的恒流源典型值为16mA，假定CML的输出负载为一50ohm上拉电阻，则单端CML输出信号的摆幅为VCC VCC-0.4V。在这种情况下，差分输出信号摆幅为800mV，共模电压为VCC-0.2V。若CML输出采用交流耦合至50ohm负载，这时的直流阻抗由集电极电阻决定，为50ohm，CML输出工模电压变为VCC-0.4V，差分信号摆幅仍为800mV。CML接口输入结构：LVPECL到LVPECL的连接：LVPECL与LVPECL信号之间的连接分为直流耦合方式和交流耦合方式两

7、种。直流耦合情况：LVPECL负载一般考虑是通过50ohm接到VCC-2V的电源上，一般该电源是不存在的，因此通常的做法是利用电阻分压网络做等效电路。应满足如下的方程式：在3.3V供电时，电阻按5%精度选取，R1为130ohm，R2为82ohm。而在5V供电时，R1为82ohm，R2为130ohm。LVPECL间交流耦合情况：LVPECL在交流耦合输出到50ohm的终端负载时，要考虑LVPECL的输出端加一直流偏置电阻。LVPECL的输出工模电压需固定在VCC-1.3V，在选择直流偏置电阻时仅需该电阻能够提供14mA到地的通路，这样R1=（VCC-1.3V）/14mA。在3.3V供电时，R1=

8、142ohm，5V供电时，R1=270ohm。然而这种方式给出的交流负载阻抗低于50ohm，在实际应用种，3.3V供电时，R1可以从142ohm到200ohm之间选取，5V供电时，R1可以从270ohm到350ohm之间选取，原则是让输出波形达到最佳。 LVPECL交流耦合另外有两种改进结构，一种是在信号通路上串接一个电阻，从而可以增大负载阻抗使之接近50ohm；另一种方式是在直流偏置通道上串接电感，以减小该偏置通道影响交流阻抗。LVDS,LVPECL,CML之间的互联：LVPECL与CML的连接有直流和交流两种耦合方式交流耦合方式：在LVPECL的两个输出端各加一个到地的偏置电阻，电阻值选取

9、范围可以从142ohm到200ohm。如果LVPECL的输出信号摆幅大于CML的接收范围，可以在信号通道上串接一个25ohm的电阻，这时CML输入端的电压摆幅变为原来的0.67倍。在LVPECL到CML的直流耦合连接方式中需要一个电平转换网络，该电平转换网络的作用是匹配LVPECL的输出与CML的输入共模电压。一般要求该电平转换网络引入的损耗要小，以保证LVPECL的输出经过衰减后仍能满足CML输入灵敏度的要求；另外还要求来自LVPECL端看到的负载阻抗近似为50ohm。电阻转换网络满足的方程组：求解上面的方程组，得到R1=182ohm，R2=82ohm,VA=1.35V,VB =3.11V,

10、Gain=0.147,Zin=49ohm。CML到LVPECL的连接：CML到LVPECL的连接基本上都是交流耦合方式，有如下三种连接方式。LVPECL端无片内偏置且系统对功耗有要求：LVPECL端无片内偏置且系统对功耗无要求：LVPECL端有片内偏置情况：LVPECL到LVDS的连接：LVPECL到LVDS的连接方式有直流耦合和交流耦合两种方式。直流耦合方式：LVPECL到LVDS的直流耦合结构需要一个电阻网络，设计网络时需要考虑以下几点：首先，我们知道当负载是50ohm接到VCC-2V时，LVPECL的输出性能是最优的，因此我们考虑该电阻网络应该与最优负载等效；然后我们还要考虑该电阻网络引

11、入的衰减不应太大，LVPECL输出信号经衰减后仍能落在LVDS的有效输入范围内。注意LVDS的输入差分阻抗为100ohm，或者每个单端到虚拟地为50ohm，该阻抗不提供直流通路，这里意味着LVDS输入交流阻抗与直流阻抗不等。满足如下方程式：考虑VCC=3.3V情况，解上面的方程组得到：R1=182ohm，R2=48ohm，R3=48ohm，VA1.14V，RAC=51.8ohm，RDC=62.8ohm，Gain=0.337。交流耦合情况：LVPECL到LVDS的交流耦合如下图所示，LVPECL的输出端到地需加直流偏置电阻（142ohm到200ohm）,同时信号通道上一定要串接50ohm电阻，以

12、提供一定衰减。LVDS的输入端到地需加5Kohm电阻，以提供近似0.86V的共模电压。LVDS到LVPECL得连接：LVDS到LVPECL得连接也分为直流耦合和交流耦合两种情况。直流耦合：LVDS到LVPECL得直流耦合结构中需要加一个电阻网络，该电阻网络完成直流电平得转换。LVDS输出电平为1.2V，LVPECL得输入电平为VCC-1.3V。 LVDS的输出是以地为基准，而LVPECL的输入是以电源为基准，这就要求考虑电阻网络时应注意输出电位不应对供电电源敏感；另一个问题是需要在功耗和速度方面折衷考虑，如果电阻阻值取的比较小，可以允许电路在更高的速度下工作，但功耗较大，LVDS的输出性能容易

13、受电源的波动影响；还有一个问题就是要考虑电阻网络与传输线的匹配。电压VCC在3.3V时，解上面方程得：R1=374ohm，R2=249ohm，R3=402ohm，VA=1.2V，VB2.0V，RIN=49ohm，Gain=0.62。LVDS得最小差分输出信号摆幅为500mV，在上面结构中加到LVPECL输入端得信号摆幅变为310mV，该幅度低于LVPECL的输入标准。但大多数LVPECL电路输入端有较高的增益。交流耦合：LVPECL芯片内有直流偏置情况LVPECL芯片内没有偏置情况CML与CML信号的连接：CML到CML之间的连接分为两种情况，当收发两端的器件使用相同的电源时，CML到CML可以采用直流耦合方式，这时不需要加任何器件；当收发两端器件采用不同电源时，一般要考虑交流耦合，注意这时选用的耦合电容要足够大，以避免在较长连0或连1情况出现时，接收端差分电压变小。LVDS到LVDS信号的连接：因为LVDS的输入与输出都是内部匹配的，所以LVDS间的连接可以直接连接。CML与LVDS的连接：一般情况下，实际应用中没有CML和LVDS进行互联的情况，因为LVDS通常用作并联数据的传输，数据速率为155MHz，622MHz，或1.25GHz，而CML常用来做串行数据的传输，传输速率为2.5GHz或10GHz。作为特殊情况，下面给出他们互联的解决方案。