全国大学生电子设计大赛F题数字频率设计报告Word文件下载.doc

1、4.2.1 FPGA处理数据程序框图10第五章 测试方案与结果105.1 测试方案与测试结果105.1.1 测试方案105.1.2 测试结果105.2测试结果分析13参考文献13附 录131、核心器件132、 输入电路图143、 FPGA顶层设计图154、 实物图展示17第一章 设计任务与要求1.1 设计任务 设计并制作一台闸门时间为1s的数字频率计。1.2 设计要求1.2.1 基本要求 （1） 频率和周期测量功能 a被测信号为正弦波，频率范围为1Hz10MHz； b被测信号有效值电压范围为50mV1V；c测量相对误差的绝对值不大于10-4。（2） 时间间隔测量功能 a被测信号为方波，频率范围

2、为100Hz1MHz；b被测信号峰峰值电压范围为50mV1V；c被测时间间隔的范围为0.1s100ms；d测量相对误差的绝对值不大于10-2。（3） 测量数据刷新时间不大于2s，测量结果稳定，并能自动显示单位。1.2.2 发挥部分（1） 频率和周期测量的正弦信号频率范围为1Hz100MHz，其他要求同基本要求（1）和（3）。（2） 频率和周期测量时被测正弦信号的最小有效值电压为10mV，其他要求同基本要求（1）和（3）。（3） 增加脉冲信号占空比的测量功能，要求：a被测信号为矩形波，频率范围为1Hz5MHz；c被测脉冲信号占空比的范围为10%90%；d显示的分辨率为0.1%，测量相对误差的绝对

3、值不大于10-2。（4） 其他（例如，进一步降低被测信号电压的幅度等）。第二章 方案讨论与选择2.1方案设计2.1.1方案一本方案以单片机为核心，实现波形数据的分析与显示。先将被测信号进行整形放大，把被测的正弦波整形为矩形波。然后经过分频电路之后，再利用单片机的计数器和定时器的功能对被测信号进行计数。编写相应的程序可以使单片机自动调节测量的量程，并把测出的频率数据送到显示电路显示。该方案虽然程序编写较为简单但是整体上模块渐多。流程框图如下。 放大整形模块LED显示电路分频电路输入放大整形模块电源模块为其他模块供电单片机 2.1.2方案二采用基于FPGA的SOPC（可编辑片上系统）技术，实现波形

4、数据的分析与显示。在前置放大整形模块对信号进行放大整形之后输入到FPGA主控板之中，由FPGA主控板实现数据处理和数据输出的功能。稳压电源模块为两个放大整形模块和FPGA主控板供电。基于SOPC的特点，这种方法除了放大整形模块外，可以把其余部全部集合在一片FPGA主控板上，使整体的体积大大减少的同时还提高了稳定性，测频精度高，测频范围大，调试方便。 前置放大和整形模块FPGA主控模块稳压电源模块2.2方案选择经过综合考虑，方案二相对于方案一来说，程序编写灵活度高，整体结构简洁，相对容易达到设计要求，且精度高，调试方便，所以我们选择了方案二。第三章 理论分析与计算3.1 总体分析数字频率计由以下

5、几个模块构成：（1）输入模块：对输入信号的波形进行整形放大，以适合于计数器的工作。（2）计数器：累计输入脉冲的个数，并将结果用十进制数字显示。（3）时间基准：对晶体振荡器产生的标准频率经过分频和倍频，产生闸门时间和标准信号。（4）锁存器：锁存信号以便做后续操作。（5）处理与分析模块：对整形之后的数据进行控制和分析。（6）显示模块：输出显示被测信号的数据。3.2各项被测参数等精度测量的一个最大的特点是测量的实际门控时间不是一个固定值，而是一个与被测信号有关的值，且是被测信号的整数倍，即与被测信号同步。因此，避免了对被测信号计数所产生1个字误差，并且达到了在整个测试频段的等精度测量。在计数允许的时

6、间内，同时对标准信号和被测信号进行技术，再通过数学公式推导出被测信号的频率。3.2.2 等精度测量的实现我们以被测信号的上升沿作为开启闸门和关闭闸门的驱动信号，只有在被测信号的上升沿才将预置闸门的状态锁存，因此在实际闸门Tx内被测信号的个数就能保证整数个周期，这样就避免被测信号的1的误差，但会产生高频的标准频率信号的1周期误差，由于标准频率f0的频率远高于被测信号，因此它产生的1周期误差对测量精度的影响有限，可以大大提高测量精度。预置闸门信号是由FPGA的定时模块产生,这里选择预置闸门信号的时间长度为1s。测量时，由FPGA的定时模块产生预置闸门信号，启动FPGA内的2个计数器，分别对被测信号

7、和基准信号计数。首先给出闸门开启信号（预置闸门上升沿）,此时计数器并不会马上开始计数,而是等到被测信号的上升沿到来时,计数器才真正开始计数。然后预置闸门关闭信号（下降沿）到来时,计数器并不立即停止计数,而是等到被测信号的上升沿到来时才结束计数,完成1次测量过程。（1）频率的计算：若在一次实际闸门时间Tx中,标准信号与被测信号的脉冲个数分别记为N0和Nx,则其中f0为标准信号的频率。（2）周期的计算：用1/T代替上式中的f即可得到周期计算公式（T0是标准频率的周期）：（3）占空比的计算： 因为占空比即被测信号正脉冲的持续时间T1与脉冲总周期TX的比值，所以可以设一个周期内的正脉冲的时间为T1，则

8、我们所求的占空比计算公式为： 。（4）时间间隔测量：当第一个脉冲上升沿到来时开始计数，第二个上升沿到来时计数停止，时间差为t，间隔时间为t/T03.2.3 等精度数字频率计误差分析 若被测频率为fx，设其真实值为ft，在一次测量中，计数的起停是由被测频率的上升沿决定的，因此在T时间内对被测信号的脉冲个数Nx的计数是无误差的，而在此时间内对标准信号脉冲个数N0的计数与Nx的值最多相差一个脉冲，即N=1，则可得到：。又因为，所以可得：又因为N=1，所以，而。因此可得出结论就是标准频率越大，误差越小。3.3 宽带通道放大器分析 题目要求所需的宽带为1Hz100MHz，因此我们选用增益带宽积较大的三极

9、管对输入信号的电压进行放大，同时为了减少对上一级电路的影响，尽量增大输入阻抗。3.4 提高仪器灵敏度的措施 （1）输入电路的输出采用高速PNP开关管-2N5771，其可以输出最小周期为15ns的脉冲。（2）采用了ALTERA公司CYCLONE 系列的FPGA，并行执行程序，且具有90ns的读写速度，保证了数据的及时处理与反馈。（3）FPGA的程序采用速度优化，最大程度减少了运算时间。第四章 硬件电路与程序设计4.1 硬件电路 系统硬件结构图如下：显示模块FPGA主控电路放大整形电路4.1.1前置信号输入电路 高低频切换 该电路的功能通过继电器来实现，100KHZ作为临界值，当输入频率小于100

10、KHZ时，继电器不工作，否则工作，可以提高高频率的精度值，如图1。 带通限制与保护电路 该电路可将频率带通限制在1HZ-100MHZ之间。同时增加了幅度保护电路，当三极管基级电压大0.7V时，三极管导通接地，保护电路，如图2 。图2.带通限制与保护电路 图1.高低频切换 放大电路 将电压信号放大，通过滑动变阻器还可以选择最佳线性放大工作点，获得最大的频率宽度，如图3。 波形转换电路 通过MC10H116FNG将上级输入的压差逐步放大到约0.8V来控制输出电路的三极管导通与截止，如图4。图4.波形转换电路 图3.放大电路 输出电路 通过0.8V的压降差控制两个三极管的通断输出高低电平，将ECL电

11、平转换为TTL电平，供FPGA处理数据时识别。4.1.2 主控FPGA 主控FPGA 主芯片采用ALTERA公司CYCLONE 系列的EP4CE6F17C8N。采用并行FLASH芯片AM29LV320B容量4M BYTE 90NS 读写速度；采用128MBIT高速SDRAM,K4S281632K大储存容量；采用大容量配置芯片EPCS16；系统时钟为50M。4.1.3显示模块 用TTL液晶显示，可以清晰显示所测数据。4.1.4电源模块选用一般的稳压电路方案，采用LM7805将输入电压转化为相对稳定的5V的电压。经过测试发现纹波较小，符合我们设计的要求。4.2 程序设计 4.2.1 FPGA处理数

12、据程序框图闸门计数器时基信号发生器门控电路第五章 测试方案与结果5.1 测试方案与测试结果 5.1.1 测试方案测试仪器：信号发生器：安捷伦 33522、AFG3101示波器:安捷伦DSO-X-2022A万用表：安捷伦34401A 5.1.2 测试结果频率测试数据：正弦波输入频率通道A测试结果通道B测试结果1Hz1.0471Hz1.0010Hz5Hz4.9479Hz4.9047Hz100Hz99.9498Hz99.9758Hz555Hz555.1104Hz554.8095Hz1Khz1.0180Khz1.0570Khz10khz10.2127khz9.9873khz78.8KHz78.0673

13、KHz78.0246KHz100Khz99.8343Khz99.9374Khz687KHz686.9599KHz687.0077KHz1.524Mhz1.5796Mhz1.5443Mhz5mhz5.0228mhz5.0273mhz10mhz10.1768mhz10.0174mhz15mhz15.0087mhz14.9927mhz25mhz24.8617mhz24.9127mhz39.9mhz39.9034mhz39.9104mhz55mhz55.1170mhz55.0170mhz65mhz65.0149mhz65.0772mhz88mhz88.2489mhz88.1309mhz95mhz95.

14、0246mhz95.1587mhz100mhz99.0479mhz98.7173mhz110mhz107.0416mhz108.1408mhz周期测试数据：998.88952MS997.87535MS199.76524MS199.875469.99990MS9.99986MS1.80175MS1.80174MS1.00003MS1.00008MS78.7423KHz78.627US100.00US1.46US1.48US1.524mhz0.60US0.65US0.24US0.21US0.12US0.11US67.44NS6.496NS41.841NS42.01NS40mhz25.122NS25

15、.08US18.11NS18.46NS15.34NS15.49NS11.28NS11.39NS10.52NS10.53NS10.11NS10.42NS9.10NS9.18NS有效值测试数据：输入电压45mV45.2548mV45.3564mV50mV50.2486mV50.3015mV80mv80.2843mv80.2431mv100mv100.2108mv100.2273mv200mv200.1977mv200.1999mv330mv330.1811mv330.1726mv525mv525.1107mv525.1032mv760mv760.0687mv760.0931mv800mv800.0

16、414mv800.0615mv900mv899.8746mv900.1573mv1v0.9843v0.9918v1.5v1.4780v1.4952v峰-峰值测试数据：时间间隔测试：矩形波占空比测试结果：0.9846Hz0.9987Hz5.0171Hz5.0504Hz100.0017Hz100.0457Hz554.8724Hz555.0757Hz1.0427Khz1.0897Khz10.0428khz0.9757khz78.8016KHz78.7966KHz100.1776Khz100.0541Khz686.7524KHz686.9752KHz1.5244Mhz1.5224Mhz5.0457mh

17、z5.0875mhz9.9724mhz9.8541mhz占空比范围测试结果：占空比10%10.02%10.01%0.9546Hz0.9146Hz15%14.99%15.00%99.9417Hz99.9717Hz36%36.00%36.03%1.0767Khz1.0437Khz50%49.98%49.99%80KHz78.4847KHz78.8758KHz70%70.07%686.8427KHz686.4794KHz86%86.00%86.01%4.8987mhz4.8014mhz5.2测试结果分析经过综合测试，设计的频率计体积小，功耗低，稍加修改就可以改变数字频率计测量范围，拥有较高的整体性能

18、和可靠性。可以实现各基本功能，有高分辨率、输入频率量程宽、测量精度高和输出稳定等特点。参考文献1、康华光.电子技术基础（模拟部分）M.武汉：高等教育出版社.2006.12、韩冰.FPGA设计技巧与案例开发详解M.北京：电子工业出版社.2014.93、清源科技.Protel99se电路原理图与PCB设计及仿真M.北京：机械工业出版社.2007.14、阎石.数字电子技术基础（第五版）M.北京：高等教育出版社.2006.55、李云鹏,王思明.基于FPGA的等精度频率计设计J.电子元件应用.2007.116、杨守良.基于FPGA的数字频率计的设计和实现J.现代电子技术.2005.067、周小仨.基于EDA技术的频率计系统研究与设计J.中外企业文化.2014.128、陈云路，吴钦木.数字频率计设计J.现代机械.2015.6附 录1、核心器件C1907、SST5485、BF970、MC10H116FNG、2N57712、 输入电路图3、 FPGA顶层设计图4、 实物图展示18