项目管理文档3硬件功能模块计规范Word文件下载.doc

1、3.3.1匹配电路83.3.2逻辑电路83.3.3AD转换电路93.3.4器件应用检查93.4接口电路设计93.4.1差分电路93.4.2光电偶电路93.4.3变压器隔离电路与互感器93.4.4继电器输出电路103.4.5RS485电路103.4.6触点开关电路103.4.7电源保护电路103.4.8插槽检查103.4.9其他检查项113.5分立元件电路设计113.5.1电阻器113.5.2磁环、磁珠113.5.3电容器的电解电容/钽电容一般都有极性要求，不可反接。113.5.4稳压二极管检查113.5.5I/O线的去耦113.5.6接口引线的分配原则123.6单板附加功能12附录A 原理图功

2、能模块审查表13附录B:审查表附页14前言本规范规定了硬件文档设计规范，相关设计文档必须具有设计规范所规定的内容，设计文档设计完成后，必须交由硬件组相关负责人审查，检查表必须由项目经理或部门经理审核。1 参考标准2 适用范围本规范适用于天泽硬件开发部硬件开发测试以及工艺人员。本规规范可作为天泽硬件开发部硬件设计测试工艺人员培训教材。3 硬件功能模块设计规范3.1 电源模块设计3.1.1 电源模块选择1） 要求至少有30%的冗余设计,对于GPRS/CDMA，特殊设备需要考虑最大的脉冲电流2A.2） 负载调整率是在额定电压下，负载电流从零变化到最大时，输出电压的最大相对变化量，常用百分数表示，有时

3、也用绝对变化量表示。应小于+/- 0.5%3） 要求选用交流滤波器，滤波器选择要考虑峰值电流。在无法选择到合适的滤波器的情况下可以考虑在电源输入端串接线绕电阻。4） 主要考虑电路板上主要IC对纹波的最小要求。要求纹波电压小于50mV，对于高于100mv输出加磁珠。5） 要求厂家提供电源模块参数进行检查。6） IC选型至少为工业级（商品级（0 到+70 ）工业级（-40到+85 ） 军用级（-55 到+125 ）。7） 隔离电压与泄漏电流，输入和低电压输出电路之间应有7M欧的电阻，在可接触到的金属部分和输入之间，应有2M欧的电阻或加500V直流电压持续1分钟。8） 产品的电压源的效率应该满足设备

4、功率的要求。在额定条件下效率大于70%9） 对于具有计量功能的仪表，电源模块应具有掉电监测信号。对于快速要求的掉电信号监测最好直接在电源输入端监测。此时掉电监测电路必须与低压部分隔离。10） 一定功率条件下体积要尽量小，这样才能给系统其他部分更多空间更多功能。尽量选择符合国际标准封装的产品，因为兼容性较好，不局限于一两个供货厂家；应具有可扩展性，便于系统扩容和升级。3.1.2 DC/DC设计检查1） DC/DC电源应该按照数据手册上设计要求设计，并根据负荷情况计算电感与电容值。2） DC/DC反馈电压必须经过电容后取回。3） DC/DC输出端储能电容应该并一个0.1UF的电容以减少高频纹波。4

5、） 为了尽量减少DC/DC对输入电压影响，应该在输入端加储能电容，同时并一个0.01uF的电容，以免产生高频干扰扩散。5） 在DC/DC输出端并一二极管，可有效防止负压冲击。3.1.3 电源滤波设计6） 在每个IC电源附近应放置一个去耦电容。避免电源线上的等效电感L而引起的电源噪声。7） 选用铁氧体磁芯电感8） 电感滤波器在适用于高频时源阻抗和负载阻抗较小场合时采用电容滤波器适用于高频时电源阻抗和负载阻抗较大的场合G型滤波器适用于高频时源阻抗小，负载阻抗大的场合反G型滤波器适用于高频时源阻抗大，负载阻抗小的场合P型滤波器适用于高频时源阻抗与负载阻抗均较大的场合T型滤波器适用于高频时源阻抗与负载

6、阻抗均较小的场合EMI滤波器适用于电源滤波9） 器件的速度应适当，板级信号沿变不能太快或太慢。太慢不能满足时序要求，太快会产生EMI干扰，对EPLD或FPGA电路应注意必要的斜率（SLEW RATE ）控制。10） 器件的速度应适当，板级信号沿变不能太快或太慢。11） 要计算去耦容的大小，一般情况下最小去耦电容可按下式来计算：Cmin=I*t/V其中： I是电流的变化量t是脉冲时间V是允许的电压变化量去耦电容也不宜过大，一般取值在470pf 到1000pf之间。12） 1计算截止频率，作为低通滤波器而言截止频率一般需大于等于信号最高频率分量，不然就会带来信号分量丢失引起的信号失真。信号最高频率

7、分量可按1/Tr来估算，截止频率可按fo=1/2 LC来计算。13） 板级储能电容，在高频高速单板，应该均匀排布一定数量的较大容值的钽电容（1uf，10uf,22uf,33uf）以保证器件快速变换时其工作电压保持不变。器件级储能电容。应该在工作频率，速率较高，功耗较大的器件周围排放1-4个较大容值的钽电容（1u,10u,22uf,33uf）3.2 处理器系统设计3.2.1 复位电路WDT检查1） 硬件设计中不推荐使用可关闭的WDT系统。2） WDT设计中，坚决不可使用分离元件依靠电容充电实现WDT电路。3） 在WDT设计中，计数时钟应尽量取用本板时钟。防止因为其他单板倒换，插拔导致时钟不正常时

8、，本板WDT电路工作失常。4） 上电时WDT计数器应可清零。5） 单板设计应有手动复位开关。6） 设计中有为重要芯片设计供软件单独操作的复位口。7） 复位电路中消抖电容的容值不应过大，一般取0.1uF电容。3.2.2 晶体振荡器电路检查1） 无低功耗要求的DSP板应采用有源晶体震荡器。2） 对于有对低功耗要求的CPU晶体最好选用晶体。3） 晶体的电容和电阻选值应符合芯片手册的要求。4） 对于采用软件同步方法应采用晶体振荡器，高精度要求应考虑温飘应满足要求。3.2.3 外部存储器检查1） 对于程序存储器，是应采用的是并口FLASH。2） CPU与外围芯片的时序应能可靠配合。包括外围芯片应能很好支

9、持CPU的读写时序和采用高速CPU时RAM、ROM等存储器件的速度应与CPU匹配。3） 存储空间地址分配正确，且满足地址互斥性条件。4） 对于采用SRAM存储器的系统，如果在布线时调整地址线和数据线顺序。应该注意数据线的高8位与低8位不能互换。5） 在采用硬盘,CF卡等存储设备时如果采用的是IDE接口，这类结构主要是通过寄存器来进行读写。总线上并没有区分主从盘的信号。IDE设备通过跳线来标识主从设备。一个IDE总线最多只能有两个IDE设备。3.2.4 电源设计要求1） 对需要双电源供电的CPU，应有上电顺序的要求，电源设计应满足要求。3.2.5 总线设计的检查1） HOLD：总线占用请求，不用

10、时应接上拉电阻。2） 并行总线，串行总线的驱动能力必须满足要求3） 总线三态时序设计时应考虑到各控制信号之间有足够的裕度，以防止总线冲突3.2.6 悬空引脚处理检查1） 其它无用输入端应有上拉电阻或下拉电阻/ 接地。包括IO与中断。3.2.7 JETAG接口电路检查1） 测试/仿真端口：检查EMU0、EMU1应接上拉电阻，TAP输入端口（TCK / TDI / TMS ）应有上拉电阻； TRST#（内部有下拉电阻）应接下拉或悬空。3.2.8 BOOT方式检查1）BOOT实现：CPU程序引导有多种方式，如果采用BOOT，检查实现程序引导的接口方法应正确3.3 单元电路设计3.3.1 匹配电路1）

11、 高速信号长线传输中应加入匹配2） 匹配形式必须正确有效，匹配参数必须正确3） 不可在同一信号线上同时进行终端并接与始端串接匹配4） 终端匹配时，信号输出芯片的驱动能力应该满足要求。5） 检查时要结合PCB布线图进行检查3.3.2 逻辑电路1） 可编程逻辑器件接口逻辑设计应能使输入信号可靠读入以及其输出信号应能满足其它芯片的时序要求。在可编程器件选用上，其速度应与其他芯片匹配。2） 各类集成电路的输出能力应满足电路的要求。3） 开路门的上拉电阻应满足相应驱动条件。4） 各类不同集成电路间相互驱动时电流，电压驱动能力。5） 可编程逻辑器件使用时须检查输出端和接口器件的电平配合。6） 并行总线，串

12、行总线的驱动能力应满足要求。7） 其它专用器件必须使前级输出电流、电压极差值满足后级输入电流、电压要求的极差值8） 设计原理图中应明显存在用于时延的元件，如MAXPLUSII中的LCELL、MCELL、Foundation中的BUF等，注意SOFT、BUF在编译时可能会优化掉，要对这点进行确认。9） 分析设计中应存在逻辑冒险或功能冒险，存在冒险的信号不能作为了触发器的时钟、异步清0、置位信号。10） 输出给外部的等效于时钟的信号，如读写信号，应由组合逻辑产生，不应存在毛刺与延时。11） 触发器的异步置位、清0应不会存在同时有效的情况。12） 对于局部同步电路要分析主时钟的布线情况，分析最大时钟

13、偏差的大小，从而判断应存在建立_保持时间问题。13） 对于异步电路接口，要对其时序进行验证，看看触发器的建立_保持时间应满足器件要求14） 检查应有设计失误造成某一方面的功能不能实现，要根据电路实际工作情况设计各种输入测试向量，通过仿真工具来对某个具体电路实现的功能进行仿真测试，看它的输出功能应正常，应达到了设计的目的。15） 检查开发工具编译优化造成最终结果与设计意图不符。 要分析开发工具编译完成后给出的报告文件（如.RPT文件），分析开发工具在编译时作了哪些优化，优化后的结果应仍与设计意图一致，应会导致电路功能变化。16） 如设计原理或器件选择不适当造成关键路径时延理论或实际上大于该部分时

14、序电路的时钟周期，电路在极限工作条件下可能不能可靠工作。可通过分析同步电路设计中的最长延时路径，通过时延分析工具确定它的时延大小，看最大时延不应超过了一个时钟周期。若超过了一个时钟周期，则该部分电路的工作可靠性无法保证17） 在不考虑延时的情况下，分析单板的输出信号之间的时序关系应满足整机时序指标，最好是符合理想的时序要求18） 不考虑延时的情况下，单板对输入时钟的利用应该合理，所用芯片的输入信号的时序关系应满足专用芯片对输入信号时序的要求19） CPU与外围芯片的时序应能可靠配合。20） 总线三态时序设计时应考虑到各控制信号之间有足够的裕度，以防止总线冲突3.3.3 AD转换电路1） 信号调

15、理电路部分应有抗混叠滤波处理。2） AD电路设计中ADC的选择应满足速率与同步采样的要求。3） AD的电压基准采用外部基准，其驱动能力以及温飘系数应满足要求。4） AD电路中的ADC如果是逼近式，最好应该加运放电路。5） 对于电阻分压的电压回路，参考电压不能直接连接到零线，应加电压跟随器进行隔离。6） 对于采样保持与转换时钟由不同电路控制的ADC，需要考虑时钟同步的问题。7） ADC电路的模拟地与数字地应分开。3.3.4 器件应用检查1） 应检查所有芯片的外围电路的接法正确性2） 应检查芯片无用脚的处理3） 对芯片工作方式应该进行检查3.4 接口电路设计3.4.1 差分电路1） 如果是远距离点

16、对点通讯，接口的保护非常重要，应是检查的重点。2） 检查接口电路的参数。3） 对不同机柜，不同电源系统和接地系统，或接地线之间的距离较长的接口电路，必须具有保护措施。4） 检查保护电路应合理，保护元件的参数和布局应正确。5） 高速信号传输电路中，还要注意保护器件的电容特性应满足高速信号传输的要求。3.4.2 光电偶电路1） 直流电气参数检查。检查光耦的反向电压和驱动能力应满足要求。2） 对于单向输入的光电耦合器件，应在输入端并接反向二极管。3） 对于大多数光电耦合器件，输出端提供了输出三极管的基极，应将它通过一个1M左右的电阻接地。4） 交流电气参数检查。检查光耦合器件接口电路的响应速度应满足

17、系统要求。3.4.3 变压器隔离电路与互感器1） 变压器的主要作用是电压、电流变换，原副边的变化比（线圈匝数比）必须满足接口电路的要求。2） 检查输入输出端的阻抗应匹配。3） 电路中应有隔直电容，电容的大小应保证既能很好的隔离直流分量，又不对有用信号产生较大的衰减，也不因此而带来阻抗的失配。4） 变压器接口电路通常用于传输远距离信号，检查时应留意电路中应有保护电路，保护电路应合理5） 变压器的原副边隔离要求达到4kV的交流耐压要求6） 电压电流互感器的原副边隔离要求达到8kV的脉冲耐压和4kV的交流耐压要求。7） PGND与GND一定要隔离，并有一定的距离；而且，变压器的输入、输出端之间应保证

18、电气上隔离，以使系统有很好的抗共摸干扰能力，也避免因雷击、高压碰线等带来的输入端高压串入逻辑电路中。8） 热敏电阻必须安放在压敏电阻和防雷芯片的前面，才能能实现其保护功能。9） 压敏电阻应能对传输线对地过高的电压进行钳位保护，以消除接口线上的共模电压。10） 对大多数的接口电路来说，阻抗匹配是很重要的。由于PTC电阻一般有530欧姆的冷态电阻，它的接入可能会影响接口电路的阻抗匹配。检查时应把热敏电阻的冷态电阻计算进去。3.4.4 继电器输出电路1） 检查继电器输出电路的触点容量应满足需求要求2） 检查继电器线包电流应满足驱动要求3） 检查继电器线包应有反并二极管续流。4） 继电器的原副边隔离要

19、求达到4kV的交流耐压要求。正常情况下设计3.4.5 RS485电路1） RS-485总线为并接式二线制接口，一旦有一只芯片故障就可能将总线“拉死”，因此对其二线口A、B与总线之间应加以隔离。通常在A、B与总线之间各串接一只正温度系数热敏电阻（推荐15），同时与地之间各跨接瞬变抑制器二极管（推荐P6KE6.8A），以消除线路浪涌干扰。2） 成本不敏感中高档产品,或电源限制需扩充RS-485电源时，或布线排版存在困难时。要求：DC-DC电源模块隔离电压4K上。其他技术指标同上。可以采用公司设计模块3） 为防止干扰信号误触发接收器输出产生负跳变，使接收端MCU进入接收状态，接收器输出外接10k上拉

20、电阻。对于收发控制端建议外接10k上拉电阻以防止MCU上电时对总线的干扰。A、B端电位差的绝对值小于200mV时，输出为不确定。通过在RS-485电路的A、B输出端加接上拉、下拉阻值22k的电阻（参见图A3，R7、R9）即可.典型的RS-485电路3.4.6 触点开关电路1） 检查触点开关电路应有保护电路，方法应正确。2） 对大电流情况，即使连接导线很短，但如果我们不清楚负载的具体阻抗特性，开关两端都应该加保护电路。3） 提倡对大电流开关，无论是触点开关还是无触点开关，都加上限压保护电路。4） 对已有保护电路的，检查时还应当注意保护器件的参数选择和接入位置应正确，应靠近被保护器件，连线应尽量短

21、。5） 在具有感性的电路开关时，如继电器控制线圈的电路中，有否考虑到瞬间过压保护。检查保护器件尽量靠近被保护器件，保护电路的走线尽量短，这也应是检查的重点。3.4.7 电源保护电路1） 确定单板和单元电路应需要过流过压保护，以及保护电路的类型。2） 检查电路上应正确使用了保护电路，保护电路的设计和器件参数的选择应满足上述要求。3） 过压保护电路的位置，必须在保险似的后面。3.4.8 插槽检查1） 使用接插件应符合车载标准，应尽量选用欧式连接器。2） 电源和地、电源和电源之间应该相邻，电源与地线引脚数应考虑单板用电量。3） 引脚安排要考虑误插时可能导致的单板或器件损坏问题。3.4.9 其他检查项

22、1） 单板设计时应考虑易发热器件的散热问题。2） 单板应做到输出口断电为高阻。3） 单板复位时公用信号接口能否保持三态。3.5 分立元件电路设计3.5.1 电阻器1） 阻器的阻值参数应符合电路要求，通常使用电阻的数值与电路理想的数值有偏差，检查在此偏差范围内能否保证电路功能正常实现。2） 电阻器的精度等级应符合要求。在使用中，应考虑电阻的阻值的偏差应符合电路要求，在精度要求特别高或较高的地方，如测量电路、倒相电路，应使用阻值偏差为2%以下的电阻器，一般的电路可使用允许偏差为10%的电阻器。3） 电阻器的额定功率应符合要求。为满足可靠性的要求，应根据具体的电路计算电阻实际消耗功率，选用电阻器的额

23、定功率为实际消耗功率的1.52倍。4） 电阻器的最高工作电压应符合要求。允许加在电阻两端的最高电压可由下式求得：工作电压= （电阻的额定功率*电阻值 ）平方根值。 当电阻器两端的电压超过规定值时，电阻器内部会产生火花、引起噪声、甚至损坏。3.5.2 磁环、磁珠1） 磁珠加在靠近干扰源处。2） 磁珠紧扣在导线、电缆上。3） 磁环的值随频率变化，应根据不同频段的值计算电感量3.5.3 电容器的电解电容/钽电容一般都有极性要求，不可反接。1） 选取电容要注意电容的耐压与工作电压匹配，一般不超过额定值的1/2到2/3。2） 去耦电容与旁路电容应以供商提供的产品资料上的自谐振特性为基础选择电容，使之符合

24、时钟频率与噪声频率的需要。3） 对于EMI滤波器建议选择松散介质电容器。4） 对于工作频率高于50MHZ的单板全部使用0.01UF电容。5） 对于时钟频率范围较宽范围内变化的系统，应将两个容值接近2：1的电容并联放置。这样可以提供一个较低的阻抗区和较宽的旁路频率。6） 耐压及工作电压。在实际使用中工作电压应小于标称的耐压数值，一般为工作电压为耐压的一半，以降低电容的故障率。7） 极性检查。检查中考虑即使电压的平均值的极性符合要求，也还必须叠加上交流和尖峰电压的负峰值后应会出现反极性的现象。3.5.4 稳压二极管检查1） 检查稳压管的稳定电压的值能否保证单元电路功能的正常实现。2） 稳定电压随工

25、作电流和温度的不同而有所改变，同一型号的稳压管，其稳定电压的数值也不是固定的数值，检查误差为电路带来的影响3.5.5 I/O线的去耦1） I/O线应有去耦电容，包括输入和输出。2） .去耦电容的容量需要与信号匹配。3） 去耦电容的位置要紧靠接口处。3.5.6 接口引线的分配原则1） 检查敏感信号应紧靠干扰源。2） 选取电容要注意电容的耐压与工作电压匹配，一般不超过额定值的1/2到2/3。3.6 单板附加功能1） 单板设计应该具有自检功能2） 检查设备升级的方便性3） 检查单板维护的方便性4） 检查单板的可测试性。必须有测试方案且PCB有测试孔附录A:审查表附页规范名称审查类型设计文档主表名称硬件文档审查表主表编号项目编号-主表编号序号审查项审查结论（问题影响处理结果以及建议）复 核12审查时间： 审查人： 复核人：