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1、计算机组成原理应用题应用题1、CPU执行一段程序时,cache完成存取的次数为2420次，主存完成存取的次数为 80次, 已知cache存储周期为40ns，主存存储周期为240ns，求cache/主存系统的效率和平均 访问时间。正确答案：解： 先求命中率hh=n c/(n c+n m) = 2420 讯2420 + 80) = 0.968则平均访问时间为tata = 0.968 40 + (1-0.968) X240 = 46.4(ns)r = 240 詔0 = 6cache/主存系统的效率为ee = 1/r + (1 - r) X0.968 = 86.2 %2、某机器中，已知配有一个地址空间

2、为0000H-3FFFH 的ROM区域。现在再用一个 RAM 芯片(8K X8)形成40K X16位的RAM区域，起始地址为6000H,假定RAM芯片有/CS和/WE信号控制端。CPU的地址总线为（读/写），/MREQ （访存）。要求：（1 ）画出地址译码方案。（2）A15-A0，数据总线为D15-D0，控制信号为R/W 将ROM与RAM同CPU连接。正确答案：解：（1）依题意，主存地址空间分布如右图所示，可选用 2片16KX8位的EPROM作为ROM 区；10片的8KW位RAM片组成40K 6位的RAM区。ROM需14位片内地址，而 RAM 需13位片内地址，故可用 A15-A13三位高地址

3、经译码产生片选信号 ,方案如下：CSROM石门NCY3Y?每条线控制 8KX16fitJtAMO 0 ( 00 c1_0 6uYo Y Y2 Y3丫4 Yj Yfi Y?C B AA14 A13OOOOH16KX1& 他3FFFHR014000HSKXieT 位5FFFH留空6000H40KX16SFFFFHRAI(2)如图3、用16K疋位的DRAM芯片组成64K X32位存储器，画出该存储器的组成逻辑框图。正确答案：解： 组成64K X32位存储器需存储芯片数为N= (64K/16K ) X (32位/8 位)=16 (片)每4片组成16KX32位的存储区，有 A13-A0作为片内地址，用

4、A15 , A14经2: 4译码器产 生片选信号，逻辑框图如下所示：4、如下图，当CPU对设备B的中断请求进行服务时，如设备 A提出请求，CPU能够响应 中断吗？为什么？如果设备 B 一提出请求总能立即得到服务，问怎样调整才能满足此要正确答案：解：（1） CPU不能响应中断（2） 因为同级中断不能嵌套，而 A、B设备属于同级中断（3） 如果想要设备B一提出请求即能得到服务，则应该使设备 B为最高优先级，这里 可将设备B单独接至3级IR，处于最高优先级。5、设某总线在一个总线周期中并行传送 8个字节的数据，假设一个总线周期等于五个总线时钟周期，总线时钟频率为 60MHz，求总线带宽等于多少？正确

5、答案：解：总线带宽=8B X60 X1O6/5=96MB/S6、设在异步串行传输系统中，每秒可传输 20个数据帧，一个数据帧包含一个起始位,数据位，一个奇校验位，一个结束位，试计算其波特率和比特率。正确答案：解：波特率=(1+7+1+1 )0=200波特，比特率=20 X7=140b/s7、 某总线在一个总线周期中并行传送 8个字节的数据，假设一个总线周期等于一个总线时 钟周期，总线时钟频率为 70MHZ ，求总线带宽是多少？正确答案：解：设总线带宽用Dr表示，总线时钟周期用 T=1/f表示，一个总线周期传送的数据量用 D表示，根据定义可得：Dr = T/D=D X1/ f = 8BX70 X

6、106/S=560MB/8、 用异步通信方式传送字符 ”A”和”8”，数据有7位，偶校验1位。起始位1位，停止位I 位，请分别画出波形图。正确答案：解：字符 A 的 ASCII 码为 41H=1000001B ;字符 8的 ASCII 码为 38H=0111000B ;串行传送波形图为：注：B:起始位 C:校验位 S:停止位9、 某计算机的CPU主频为500MHz , CPI为5 (即执行每条指令平均需 5个时钟周期)。假定某外设的数据传输率为 0、5MB/S，采用中断方式与主机进行数据传送，以 32位为传输单位，对应的中断服务程序包含 18条指令，中断服务的其他开销相当于 2条指令的执行时间

7、。请回答下列问题，要求给出计算过程。(1)在中断方式下，CPU用于该外设I/O的时间占整个 CPU时间的百分比是多少？(2)当该外设的数据传输率达到 5MB/S时，改用DMA方式传送数据。假定每次 D MA传送大小为5000B，且DMA预处理和后处理的总开销为 500个时钟周期，则 CPU用 于该外设I/O 的时间占整个 CPU时间的百分比是多少？(假设 DMA与CPU之间没有访 存冲突)(2009年原题、第八章：输入输出系统 )正确答案：试题分析：(1)在中断方式下，每32位(4B)被中断一次，故每秒中断0.5MB/4B = 0.5 X 106/4 = 12.5 X 104次要注意的是，这里

8、是数据传输率，所以 1MB=106B因为中断服务程序包含18条指令，中断服务的其他开销相当于 2条指令的执行时间，且执行每条指令平均需 5个时钟周期，所以，1秒钟之内用于中断的时钟周期数为(18+2) X 5X 12.5 X 104= 12.5 X 106因为计算机的 CPU主频为500MHz故CPU用于中断的时间占整个 CPU时间的百分比是(12.5 X 106)/(500 X 106) X 100%= 2.5 %(2)在DMA方式下，每秒进行 DMA操作5MB/5000B = 5X 106/5000 = 1 X 103次因为DMA预处理和后处理的总开销为 500个时钟周期，所以1秒钟之内用

9、于 DMA操作的时 钟周期数为500 X 1X 103= 5X 105故DMA方式下，占整个 CPU时间的百分比是(5 X 105)/(500 X 106) X 100%= 0.1 %10、某机字长8位，用4K*8位的RAM芯片和2K*8位的ROM芯片设计一个容量为16K 字的存储器，其中 RAM为高8K字，ROM为低2K字，最低地址为0。(1 )地址线和数据线各为多少根？(2)各种芯片的数量是多少？(3) 请画出存储器结构图及与 CPU的连接图。正确答案：(1)地址线14根，数据线8根；(2)2片 RAM, 1 片 ROM;(3)图略。11、 流水线中有三类数据相关冲突：写后读( RAW )

10、相关；读后写(WAR )相关；写后 写(WAW )相关。判断以下三组指令各存在哪种类型的数据相关。(1)I1 LAD R1 , A ; M (A) R1 , M (A)是存储器单元I2 ADD R2 , R1 ; (R2 ) + (R1 ) R2(2)13 ADD R3 , R4 ; (R3 ) + (R4) R3I4 MUL R4 , R5 ; (R4 ) X (R5 ) R4(3)I5 LAD R6 , B ; M (B) R6 , M (B)是存储器单元16 MUL R6 , R7 ; (R6 ) X (R7 ) R6正确答案：解：(1)写后读(RAW)相关；(2)读后写(WAR)相关，

11、但不会引起相关冲突；(3)写后读(RAW)相关、写后写(WAW)相关12、 今有4级流水线分别完成取值、指令译码并取数、运算、送结果四步操作，今假设完成各步操作的时间依次为 100 ns,100 ns,80 ns,50 ns 。请问：(1)流水线的操作周期应设计为多少？(2 )若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么第二条指令要推迟多少时间进行。(3)如果在硬件设计上加以改进，至少需推迟多少时间？正确答案：解：流水线的操作时钟周期t应按四步操作中最长时间来考虑，所以t=100ns ；(2)两条指令发生数据相关冲突情况：ADDR1,R2,R3;R2+R3 f R1SUBR4,R1

12、,R5;R1-R5 f R4两条指令在流水线中执行情况如下表所示12345&7AEDIFIDEXWBSUBIFIDEXWE不耒盟措施IfIDEX采取措施IFIDEXADD指令在时钟4时才将结果写入寄存器 R1中,但SUB指令在时钟3时就需读寄存器R1 了，显然发生数据相关，不能读到所需数据，只能等待。 如果硬件上不采取措施，第2条指令SUB至少应推迟2个操作时钟周期，即 t=2 X100ns=200ns ;(3)如果硬件上加以改进(采取旁路技术),这样只需推迟1个操作时钟周期就能得到所需 数据，即t=100ns。13、已知某机采用微程序控制方式，其控制存储器容量为： 512 48(位)。微程序

13、可在整个控制存储器中实现转移，可控制微程序转移的条件共 4个，微指令采用水平型格式，后继微指令地址采用断定方式。请问：(1)微指令中的三个字段分别应为多少位？(2)画出围绕这种微指令格式的微程序控制器逻辑框图。正确答案：解：(I)假设判别测试字段中每一位作为一个判别标志，那么由于有 4个转移条件，故该字段为4位；又因为控存容量为512单元，所以下地址字段为 9位。微命令字段则是：(48 4-9) =35 位。(2)对应上述微指令格式的微程序控制器逻辑框图如下图所示。其中微地址寄存器对应下地址字，P字段即为判别测试字段，控制字段即为微命令字段,后两部分组成微指令寄存器。地址转移逻辑的输入是指令寄

14、存器的 0P码、各种状态条件以及判别测试字段所给的判别标志 （某一位为1），其输出用于控制修改微地址寄存器的适当位数，从而实现微程序的分支转移（此例微指令的后继地址采用断定方式） 。14、某机有8条微指令11-18 ，每条微指令所包含的微命令控制信号如下表所示。 R112: SUB R4，R1，R5 ； R1-R5 - R4正确答案：解：在I2指令进入流水线时，可能出现在I1指令写入R1前就读出R1内容，发生了写后读相 关。20、已知CPU结构如下图所示，其中包括一个累加器 AC、一个状态寄存器和其他几个寄存器。各部分之间的连线表示数据通路，箭头表示信息传递方向。试完成以下工作：写 出图中四个

15、寄存器 A、B、C、D的名称和作用；简述完成指令 ADD Y的数据通路（Y为存储单元地址，本指令功能为 （AC）+（Y） t AC）。正确答案：解答：A-数据缓冲寄存器DR、B-指令寄存器IR、C-主存地址寄存器AR、D-程序计数器PC。操作的数据通路为：PCf ARf MMf DRf IRf Yf AR （MAR） f MMf DR （ MDR） f ALUADD （控制信号） f AC21、假定在一个8位字长的计算机中运行如下类 C程序段：（2010年原题、第二章：运算方法和运算器）un sig nedint x =134;un sig nedint y =246;int m =x;int

16、 n = yf;un sig nedint z1=x-y;un sig nedint z2=x+y;int k1 =m-n;in t k2 =m+n;若编译器编译时将8个8位寄存器R1R8分别分配给变量 x、y、m、n、z1、z2、 k1和k2。请？ ？ ？答下列问题。（提示：带符号整数用补码表示）（1） 执行上述程序段后，寄存器 R1、R5和R6的内容分别是什么？（用十六进制 表示）（2） 执行上述程序段后，变量 m和k1的值分别是多少？（用十进制表示）（3 ）上述程序段涉及带符号整数加 /减、无符号整数加/减运算，这四种运算能否 利用同一个加法器辅助电路实现？简述理由。 （4）计算机内部如

17、何判断带符号整数加 /系统)程序A =i n t a 2 5 6 2 5 C IB B ! IB i n -t u fn_ a r r i 7 1 () int i , j , S u rn= 0 ji q r ( i = 0 j i 2 5 5 ； 3 + 十)for ( j = 0 j j 2 5 6 - j 4- 十)S u m + = a i J ；r e t u r ti S u in ；程序i n t a 256 256?i n -t Sum _ a r r a y 2 ()Lint i 1 j , S u m= 0 *f oG叩出=0 ; j 2 5 6； Jf o r ( i

18、= 0, i 2 5 6 j i减运算的结果是否发生溢出？上述程序段中，哪些带符号整数运算语句的执行结果会发生 溢出？正确答案：解答：（1） R仁 134=86H, R5=90H, R6=7CH ；134=1000 0110B=86H ； x-y=1000 0110B-1111 0110B=1001 0000B=90H ； x+y=10000110B+1111 0110B=0111 1100B （溢出）（2） m=-122,k1=-112m=1000 0110B，做高位为符号位，则 m 的原码为 1111 1010B=-122 ； n=1111 0110B n 的原码为 1000 1001=-

19、10 ； k仁m-n=-112 。（3 ）无符号数和有符号数都是以补码的形式存储，加减运算没有区别（不考虑溢出情 况时），只是输出的时候若是有符号数的最高位是符号位。减法运算求-x补的时候，是连同符号位一起按位取反末位加 1，但是如果有溢出情况，这两者是有区别的，所以可以利用同一个加法器实现，但是溢出判断电路不同。（4）判断方法是如果最高位进位和符号位的进位不同，则为溢出； int k2=m+n; ”会溢出；三种方法可以判断溢出，双符号位、最高位进位、符号相同操作数的运算后与原操作数的符 号不同则溢出。22、 某计算机的主存地址空间大小为 256MB，按字节编址，指令 Cache和数据C ac

20、he分离，均有8个Cache行，每个Cache行大小为64B，数据Cache采用直接映射方式，现有两个功能相同的程序 A和B，其伪代码如下所示：（2010年原题、第三章：存储S um+= a i j 1 return S utnj a 优先方式存放，其地址为 320 （十进制数）。请回答下列问题，要求说明理由或给出计算过 程。（1） 若不考虑用于 Cache 一致性维护和替换算法的控制位，则数据 Cache的总容量 为多少？（2） 数组无素a031和a11各自所在的主存块对应的 Cache行号分别是多少（Cache行号从0开始）？（3） 程序A和B的数据访问命中率各是多少？哪个程序的执行时间更

21、短？正确答案：【解答】（1） 数据Cache的总容量为：4256位（532字节）。（2） 数组a在主存的存放位置及其与 Cache之间的映射为：a031所在主存块映射到 Cache第6行，a11所在主存块映射到Cache第5行。（3） 编译时i, j, sum 均分配在寄存器中，故数据访问命中率仅考虑数组 a的情况。1程序A的数据访问命中率为93.75% ；2程序B的数据访问命中率为0。程序A的执行比程序B快得多。【解析】（1） 主存容量256MB，按字节寻址的地址位数应为 28位，数据Cache分为8行 （用3位地址），每行64B （用6位地址），因此Cache中每个字块的Tag字段的位数应

22、是28-9=19位，还要使用一个有效位，二者合计为 20位；因此数据Cache的总容量应为：64B X8+（20/8 X8）B= 532B。（2） 数组a在主存的存放位置及其与 Cache之间的映射关系如下图所示。数组A031所在的主存块对应的 Cache行号是：（320+31 X4） div 64 = 6 ,数组A11所在主存块对应的 Cache行号：（320+256 X4+ 1 X4） div 64） mod 8 = 5 。所以a031所在主存块映射到 Cache第6行，a11所在主存块映射到 Cache第5行。（3） 编译时i, j, sum 均分配在寄存器中，故数据访问命中率仅考虑数组

23、 a的情况。这个程序的特点是数组中的每一个 int类型的数据只被使用一次。 数组A按行优先存放，数据Cache正好放下数组半行中的全部数据，即数据的存储顺序与使用次序 有更高的吻合度，每个字块存16个int类型的数据，访问每个字块中头一个字不会命中， 但接下来的15个字都会命中，访问全部字块都符合这一规律， 命中率是15/16 ,即程序A的数据访问命中率为93.75% ;程而程序B是按照数组的列执行外层循环，在内层循环过程中，将连续访问不同 行的同一列的数据，不同行的同一列数据使用的是同一个 Cache单元，每次都不会命中，命中率是0，程序执行特别慢。根据上述计算出的命中率，得出程序 B每次取

24、数都要访问主存，所以程序 A的执行比程序B快得多。23、正确答案： 试题分析：指令执行阶段每个节拍的功能和有效控制信号如表 2所示。24、 某磁盘存贮器转速为 3000转/分，共有4个记录面，每毫米5道，每道记录信息为1 2288字节，最小磁道直径为 230mm，共有275道。问：（1） 磁盘存贮器的容量是多少？（2） 最高位密度与最低位密度是多少？（3） 磁盘数据传输率是多少？（4） 平均等待时间是多少？正确答案：解：（1） 每道记录信息容量=12288字节每个记录面信息容量=275 X12288字节共有4个记录面，所以磁盘存储器总容量为：4 X275 X2288 字节=13516800 字

25、节（2） 最高位密度 D1按最小磁道半径 R1计算（R1=115mm ）：D仁12288字节/2 nR仁17字节/mm 最低位密度D2按最大磁道半径 R2计算：R2=R1+ （275 书）=115+55=170mmD2=12288 字节 /2 nR2=11.5 字节 /mm（3） 磁盘传输率 C=r Nr=3000/60=50 周 / 秒N=12288字节（信道信息容量）C=r N=50 X2288=614400 字节 / 秒（4） 平均等待时间=1/2r=1/（2 X50）=10毫秒25、下图为某16位机的主存空间构成示意图，其中 RAM为8K*16的随机存储器，ROM位 8K*16位的只读存储器。仔细分析该图，并按要求答题。（1）该存储器最大空间有多少？已经构成的空间有多少？（2 ）图中构成的地址空间分布是怎样的？画岀地址空间分布图。正确答案：（1 ）存储器最大存储空间是64K字，已经构成的空间有24K字；（2）两个ROM芯片构成存储器的低16K字空间，一个RAM芯片构成存储器的最大地 址的8K字空间。分布图略。26、某8位机地址16位，用8K*8位的ROM芯片和8K*8位的ram芯片组成