锁相环常见问题解答要点.docx

1、锁相环常见问题解答要点ADI官网下载了个资料，对于PLL学习和设计来说都非常实用的好资料，转发过来，希望对大家有帮助（原文链接 参考晶振有哪些要求？我该如何选择参考源？ 请详细解释一下控制时序，电平及要求？ 控制多片PLL芯片时，串行控制线是否可以复用？ 请简要介绍一下环路滤波器参数的设置？ 环路滤波器采用有源滤波器还是无源滤波器？ PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？ 如何设置电荷泵的极性？ 锁定指示电路如何设计？ PLL对射频输入信号有什么要求？ PLL芯片对电源的要求有哪些？ 内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？ 锁相环输出的谐波？

2、锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？ 为何我测出的相位噪声性能低于ADISimPLL仿真预期值？ 锁相环锁定时间取决于哪些因素？如何加速锁定？ 为何我的锁相环在做高低温试验的时候，出现频率失锁？ 非跳频（单频）应用中，最高的鉴相频率有什么限制？ 频繁地开关锁相环芯片的电源会对锁相环有何影响？ 您能控制PLL芯片了么？，R分频和N分频配置好了么？ 您的晶振输出功率有多大？VCO的输出功率有多大？ 您的PFD鉴相极性是正还是负？ 您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO的控制电压有多大？ 您的PLL环路带宽和相位裕度有多大？ 评价PLL频率合

3、成器噪声性能的依据是什么？ 小数分频的锁相环杂散的分布规律是什么？ 到底用小数分频好还是整数分频好？ ADI提供的锁相环仿真工具ADISimPLL支持哪些芯片，有什么优点？ 分频 获得高精度时钟参考源？ PLL，VCO闭环调制，短程无线发射芯片？ PLL，VCO开环调制？ 时钟净化-时钟抖动（jitter）更小？ 时钟恢复（Clock Recovery）？问题：参考晶振有哪些要求？我该如何选择参考源？ 答案：波形：可以使正弦波，也可以为方波。 功率：满足参考输入灵敏度的要求。 稳定性：通常用TCXO，稳定性要求15ns，所以，数字锁定指示为低电平。解决方法1，使用模拟锁定指示。解决方法2，使用

4、更高的电荷泵电流来减小静态相位误差。增大环路滤波器电容，使放电变缓。问题：PLL对射频输入信号有什么要求？答案：频率指标：可以工作在低于最小的射频输入信号频率上，条件是RF信号的Slew Rate满足要求。例如，ADF4106数据手册规定最小射频输入信号500MHz，功率为-10dBm，这相应于峰峰值为200mV，slew rate=314V/us。如果您的输入信号频率低于500MHz，但功率满足要求，并且slew rate大于314V/us，那么ADF4106同样能够正常工作。通常LVDS驱动器的转换速率可以很容易达到1000V/us。Slew Rate = dv/dt | max= 2 *

5、 pi * f * Vp = 314V/us问题：PLL芯片对电源的要求有哪些？答案：要求PLL电源和电荷泵电源具有良好的退耦，相比之下，电荷泵的电源具有更加严格的要求。具体实现如下：在电源引脚出依次放置0.1F，0.01F，100pF的电容。最大限度滤除电源线上的干扰。大电容的等效串联电阻往往较大，而且对高频噪声的滤波效果较差，高频噪声的抑制需要用小容值的电容。下图可以看到，随着频率的升高，经过一定的转折频率后，电容开始呈现电感的特性。不同的电容值，其转折频率往往不同，电容越大，转折频率越低，其滤除高频信号的能力越差。另外在电源线上串联一个小电阻（18ohm）也是隔离噪声的一种常用方法。问题

6、：内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？答案：VCO的中心频率由下列三个因素决定。1. VCO的电容CVCO2. 由芯片内部Bond Wires引入的电感LBW3. 外置电感LEXT。即其中前2项由器件决定，这样只要给定一个外置电感，就可以得到VCO的输出中心频率。VCO的控制灵敏度在相应的数据手册上给出。作为一个例子，图2和图3给出了ADF4360-7的集成VCO特性。图2 ADF4360-7 VCO输出中心频率与外置电感的关系图3 ADF4360-7 VCO的灵敏度与外置电感的关系电感的选取，最好选用高Q值的。Coilcraft公司是不错的选择。市面上常见的电感基

7、本在1nH以上。更小的电感可以用PCB导线制作。这里给出一个计算PCB引线电感的简单公式，如图4所示。图4 导线电感的模型问题：锁相环输出的谐波？答案：一般地，锁相环的输出都会包含基波的谐波分量。下图为ADF4360-7输出400MHz时的2nd，3rd和4th谐波分量，在芯片资料中一般都会给出这些指标。因为与基波离得比较远，所以用一个低通滤波器就可以很好地滤除掉。o 喜爱 显示 0 喜欢 (0) o 操作 Re: 非常实用、超详细的锁相环常见问题解答 小爬726 2014-6-17 下午3:07 （回复 小爬726 ） 问题：锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？ 答案：

8、参考晶振（TCXO，VCXO）和R分频，PLL电荷泵，压控振荡器（VCO），N分频。锁相环系统的相位噪声来源于四个部分，参考输入，反馈分频1/N，电荷泵，VCO。这四部分贡献项可以用公式来表示。 锁相环相位噪声贡献项模型 对来说，系统闭环增益为低通特性，所以在环路带宽内，参考输入的相位噪声和N分频的噪声占很大比例（所以相同的输出频率，通过改变鉴相频率的方法并不会改善带内的相噪，因为参考源并未变化）。同样对Scp2来说，它对系统的相位噪声的影响也取决于系统的闭环增益，与前面第一项的不同之处是，它还受限于电荷泵的增益Kd ，所以在环路的带宽内，电荷泵的相位噪声也很重要。对Svco2 项来说，它对系

9、统的相位噪声的影响取决于，而的幅频特性为高通，所以在环路带宽内VCO的贡献项可以忽略不计。如下图所示。 绿色线为参考源的相位噪声，绿色虚线代表经过低通后的相位噪声。红色实线为VCO的相位噪声，虚线是经过高通滤波器后的相位噪声。粉红色实线是PLL（鉴相器和电荷泵）的相位噪声，粉色虚线是经过低通滤波器的相位噪声。黑色实线为合成的相位噪声输出。 减小相位噪声的措施： （1）增大鉴相频率（N变小） （2）缩小环路带宽（限制噪声） （3）增大电荷泵电流（Kd） （4）参考晶振选用更低噪声的产品。 如果在频谱分析仪上测出的单边带相位噪声曲线的转折频率大于设计的环路带宽，说明系统的噪声太大，应该检查参考晶振

10、，电荷泵的电流，PLL Core Power Level。 问题：为何我测出的相位噪声性能低于ADISimPLL仿真预期值？ 答案：目前的PLL集成芯片所能达到的相位噪声基底大概为-216dBc/Hz。新推出的PLL该性能可能会更低。他们能够综合出低相噪的频率。然而要真正实现低相噪的频率，需要考虑很多的因素。ADISimPLL提供了预计相位噪声的一种方法，但是，这种预测，是在下列条件下进行的： o PLL芯片工作的电源纹波足够低-不会恶化噪声基底。o PLL芯片的RF反馈输入（VCO的输出）具有合适的驱动能力，-不容许计数器错误计数。o PLL芯片的REF参考输入具有合适的驱动能力，-不容许参

11、考计数器错误计数。o PLL环路滤波器的电阻不会增加任何额外的噪声，-不高于热（Johnson）噪声。o VCO的工作电压纹波足够小，-不会恶化由于频率牵引引起的相位噪声。o 环路滤波器屏蔽足够好，-VCO的控制线上不会串入其他干扰信号。o 环路滤波器布局布线良好，-防止出现来源于数字电路的窄脉冲出现在滤波器输入端并直接耦合到输出端。 实际的情况往往是： o PLL或者VCO的电源直接来源于三端稳压器件。如果对指标要求不是很严格，这样的条件下也许能够正常工作，但是噪声太大的电源难以使低噪声的PLL达到低噪声的要求。o PLL附近存在数字电路，这是宽带噪声源，尤其是PLL与数字电路共用电源的情况

12、下。o 电源退耦不够。o 电路设计匹配不好，尤其是射频输入口。o 电路板布局布线问题。锁相环系统的杂散来源有哪些？减小杂散的措施有哪些？ 来源 1. PLL本身引入的杂散。以鉴相频率为间隔的杂散，这时锁相环中最常见的杂散信号。来源于电荷泵的漏电流，电荷泵源电流和汇电流及其失配。小数分频锁相环的固有杂散。2. 外界串扰引入的杂散这些串扰包括工频干扰，计算机显示器行频，场频干扰，手机，附近功率放大器。参考晶体（晶振）串扰。 措施 1. 良好的电源退耦2. 良好的布局布线3. 环路滤波器的阶数更高，带宽更窄。4. 提高鉴相频率，使得参考杂散落在环路带宽以外。5. 本振源板加屏蔽壳以屏蔽外界串扰问题：

13、锁相环锁定时间取决于哪些因素？如何加速锁定？答案：定性分析：设初始频率f1，终止频率f2，频率跳变量fjump=|f1-f2|，频率锁定误差容限ftol，环路带宽BW。锁定时间LT。环路带宽直接决定了锁定时间。环路带宽越大，锁定时间越短，反之，锁定时间越长。频率跳变的大小决定锁定时间。频率跳变越大，锁定时间越长，反之，越短。但是应该指出，如果频率跳变量和频率误差按等比例变化，那么锁定时间相等。最佳锁定时间LT需要4548度的相位裕度。所定时间的经验公式：加速环路锁定的方法：（1）增大环路带宽。环路带宽与锁定时间是一对矛盾。设计工程师需要对其作出折衷选择。增大环路带宽，同时意味着降低了对杂散信号

14、的衰减，增大了相位噪声。如果增大环路带宽到大于鉴相频率的五分之一，环路可能变得不稳定，并导致彻底失锁。（2）增大鉴相频率。鉴相频率决定了反馈分频和参考频率的比较速度，从而加快了电荷泵对环路滤波器的充放电，到达预定的控制电压，有效减小锁定时间。需要注意的是，鉴相频率的增大，往往意味着需要增加环路带宽。（3）采用两个锁相环，乒乓式工作。两个频率之间采用高速开关进行切换。（4）采用具有快速锁定能力的锁相环产品：ADF4193，其锁定时间可以满足GSM基站的要求（20us）。（5）另外，环路滤波器的电容（尤其是C2的影响），请选用低介电吸收（Dielectric Absorption）（DA）的电容，

15、如介质为聚丙烯材料的电容，其DA典型值为0.001%0.02%。（6）避免控制电压工作在地和电荷泵电压Vp附近。相应于输出频率的控制电压最好在Vp/2附近。问题：为何我的锁相环在做高低温试验的时候，出现频率失锁？答案：高低温试验失败，可以从器件的选择上考虑，锁相环是一个闭环系统，任何一个环节上的器件高低温失效都有可能导致锁相环失锁。先从PLL频率合成器的外围电路逐个找出原因，如参考源（TCXO，）是否在高低温试验的范围之内？ADFxxxx系列产品的温度范围为-40+85度。问题：非跳频（单频）应用中，最高的鉴相频率有什么限制？答案：如果是单频应用，工程师都希望工作在很高的鉴相频率上，以获得最佳

16、的相位噪声。数据手册都提供了最高鉴相频率的值，另外，只要寄存器中B A，并且B 2，就可能是环路锁定。通常最高频率的限制是：/p这里P为预分频计数器的数值。ADF4xxx产品的预分频值最小可以到8/9，容许他们工作在较高的鉴相频率上。问题：频繁地开关锁相环芯片的电源会对锁相环有何影响？答案：不建议频繁地开关锁相环的电源，这可能会使芯片暂时进入一种不稳定的电源状态（下电时电容泻放电荷不充分，上电时电容充电不充分），从而导致锁相环不能锁定。如果产品要求如此，则可使用芯片资料中提到的“CE pin method”来对芯片进行上电和下电。问题：您能控制PLL芯片了么？，R分频和N分频配置好了么？答案：检查方法，Power Down观测电流变化，MUXOUT引脚观测内部信号，如VDD，GND，R分频输出，N分频输出，等等。时序要正确。控制电平要兼容。这一步是基础。SPI口可以用MCU，DSP，或者FPGA提供。问题：您的晶振输出功率有多大？VCO的输出功率有多大？答案：功率要满足输入灵敏度的要求。参考计数器和反馈计数器不会错误工作。返回顶部问题：您的PFD鉴相极性是正还是负？答案：具体设置详见鉴相器极性设置。（在ADF4113HV中关于鉴相器极性的描述有误，鉴相器极性位应该是1表示正，0表示负）o 喜爱 显示 0 喜欢 (0) o 操作