高效率同步降压型转换器的版图设计研究毕业设计论文.docx

1、高效率同步降压型转换器的版图设计研究毕业设计论文毕业设计（论文）原创性声明和使用授权说明原创性声明本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得 及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。作 者 签 名： 日 期： 指导教师签名： 日期： 使用授权说明本人完全了解 大学关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子

2、版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。作者签名： 日 期： 学位论文原创性声明本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律后果由本人承担。作者签名： 日期： 年 月 日学位论文版权使用授权书本学位论文作者完全了解学校有关保留、使用学位论

3、文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。本人授权 大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。涉密论文按学校规定处理。作者签名： 日期： 年 月 日导师签名： 日期： 年 月 日注 意 事 项1.设计（论文）的内容包括：1）封面（按教务处制定的标准封面格式制作）2）原创性声明3）中文摘要（300字左右）、关键词4）外文摘要、关键词 5）目次页（附件不统一编入）6）论文主体部分：引言（或绪论）、正文、结论7）参考文献8）致谢9）附录（对论文支持必要时）2.论文字数要求：理工

4、类设计（论文）正文字数不少于1万字（不包括图纸、程序清单等），文科类论文正文字数不少于1.2万字。3.附件包括：任务书、开题报告、外文译文、译文原文（复印件）。4.文字、图表要求：1）文字通顺，语言流畅，书写字迹工整，打印字体及大小符合要求，无错别字，不准请他人代写2）工程设计类题目的图纸，要求部分用尺规绘制，部分用计算机绘制，所有图纸应符合国家技术标准规范。图表整洁，布局合理，文字注释必须使用工程字书写，不准用徒手画3）毕业论文须用A4单面打印，论文50页以上的双面打印4）图表应绘制于无格子的页面上5）软件工程类课题应有程序清单，并提供电子文档5.装订顺序1）设计（论文）2）附件：按照任务书

5、、开题报告、外文译文、译文原文（复印件）次序装订指导教师评阅书指导教师评价：一、撰写（设计）过程1、学生在论文（设计）过程中的治学态度、工作精神 优 良 中 及格 不及格2、学生掌握专业知识、技能的扎实程度 优 良 中 及格 不及格3、学生综合运用所学知识和专业技能分析和解决问题的能力 优 良 中 及格 不及格4、研究方法的科学性；技术线路的可行性；设计方案的合理性 优 良 中 及格 不及格5、完成毕业论文（设计）期间的出勤情况 优 良 中 及格 不及格二、论文（设计）质量1、论文（设计）的整体结构是否符合撰写规范？ 优 良 中 及格 不及格2、是否完成指定的论文（设计）任务（包括装订及附件）

6、？ 优 良 中 及格 不及格三、论文（设计）水平1、论文（设计）的理论意义或对解决实际问题的指导意义 优 良 中 及格 不及格2、论文的观念是否有新意？设计是否有创意？ 优 良 中 及格 不及格3、论文（设计说明书）所体现的整体水平 优 良 中 及格 不及格建议成绩： 优 良 中 及格 不及格（在所选等级前的内画“”）指导教师： （签名） 单位： （盖章）年 月 日评阅教师评阅书评阅教师评价：一、论文（设计）质量1、论文（设计）的整体结构是否符合撰写规范？ 优 良 中 及格 不及格2、是否完成指定的论文（设计）任务（包括装订及附件）？ 优 良 中 及格 不及格二、论文（设计）水平1、论文（设计

7、）的理论意义或对解决实际问题的指导意义 优 良 中 及格 不及格2、论文的观念是否有新意？设计是否有创意？ 优 良 中 及格 不及格3、论文（设计说明书）所体现的整体水平 优 良 中 及格 不及格建议成绩： 优 良 中 及格 不及格（在所选等级前的内画“”）评阅教师： （签名） 单位： （盖章）年 月 日教研室（或答辩小组）及教学系意见教研室（或答辩小组）评价：一、答辩过程1、毕业论文（设计）的基本要点和见解的叙述情况 优 良 中 及格 不及格2、对答辩问题的反应、理解、表达情况 优 良 中 及格 不及格3、学生答辩过程中的精神状态 优 良 中 及格 不及格二、论文（设计）质量1、论文（设计）

8、的整体结构是否符合撰写规范？ 优 良 中 及格 不及格2、是否完成指定的论文（设计）任务（包括装订及附件）？ 优 良 中 及格 不及格三、论文（设计）水平1、论文（设计）的理论意义或对解决实际问题的指导意义 优 良 中 及格 不及格2、论文的观念是否有新意？设计是否有创意？ 优 良 中 及格 不及格3、论文（设计说明书）所体现的整体水平 优 良 中 及格 不及格评定成绩： 优 良 中 及格 不及格教研室主任（或答辩小组组长）： （签名）年 月 日教学系意见：系主任： （签名）年 月 日摘要随着集成电路已经进入深亚微米时代，版图设计早已成为集成电路产业链中重要的一环。它不仅是芯片是否能被生成的保

9、证，同时也关系到实际产品的性能是否能满足预期的目标。因此，同步降压型转换器的版图设计研究具有非常重要的意义。该芯片是一个高频率，同步整流，降压型开关模式转换器。具有内置的功率MOS，实现了连续输出2A电流，具有优异的负载和电路调控能力。在很宽的输入电压范围，该芯片具有同步操作模式，在保证输出电流效率更高的范围内，电流模式能提供快速的瞬态响应和简化环路稳定性。该芯片具有完整的保护功能，如过电流保护和热关机。该芯片采用的是节省空间的SOT23-8引脚封装。关键词：高效率，同步整流，电流模式ABSTRACTWith the integrated circuit has entered the dee

10、p sub-micron times,the layout design had became an important part of the integrated circuit industry chain.It is not only the chip can be generated,but also related to whether the actual product performance can achieve the expected target.Thereforce,it is very important to research layout design of

11、the synchronous and step-down converter.This chip is a high-frequency, synchronous,rectified, step-down, switch-mode converter with built-in power MOSFETs. It offers a very compact solution to achieve a 2A continuous output current with excellent load and line regulation over a wide input supply ran

12、ge. The MP1494 has synchronous mode operation for higher efficiency over the output current load range. Current-mode operation provides fast transient response and eases loop stabilization.Full protection features include over-current protection and thermal shut down.The MP1494 requires a minimal nu

13、mber of readily-available standard external components,and is available in a space-saving 8-pin package.Key words：high-frequency, synchronous rectifier,current mode第1章 课题整体框架1.1课题任务随着电子产品轻、薄化的发展趋势，要求电子元器件体积更小，功耗更低。开关电源作为电子设备中不可或缺的组成部分也在不断的进步。高效率、更可高、高集成度、低功耗、低噪声、抗干扰和模块化成为了电源芯片的发展方向。电源转换器根据输入和输出信号的不同

14、可以分为四大类：交流交流转换器(AC-AC converter) 、交流-直流转换器（AC-DC converter）、直流-直流转换器（DC-DC converter）、直流-交流转换器（DC-AC converter），本项目为直流-直流转换器（DC-DC converter）。本次版图设计采用UTC 0.5um BCD工艺。该工艺为双阱psub工艺，2M2P（双层金属双层多晶硅工艺），在本项目中所涉及器件为高压部分18V，低压部分5V。器件包括高低压mosfet，二极管，三极管，多晶硅电阻，Asymmetric ISO等等。本次课题设计的任务是根据电路设计者提供的高精度的同步降压型开关转

15、换器电路，结合实际工艺要求完成高质量的版图设计。1.2课题要求本项目来源于厦门元顺微电子成都分公司的实际项目，在综合市场因素和工艺水平的基础上，利用cadence、calibre等EDA工具，基于集顺代工厂0.5um BCD工艺设计了一款电流模高效率同步降压型DC-DC转换器的版图，从底层block开始到顶层的布局布线，在版图结构中做好匹配，屏蔽敏感信号，隔离高噪声模块与易受干扰模块，做好latch_up防护，利用合理的ESD结构防止静电泄放。在版图设计中采用calibre验证工具对版图进行drc、lvs验证，并最终生成可用于生成的GDSII文件。本课题的主要工作包括：1.孔和基础器件的创建；

16、2.底层block绘制；3.顶层top绘制；1.3研究意义目前在我国从事集成电路设计行业工作的公司有很多：有无晶圆厂的专业设计公司，也有涵盖从晶圆生产到封装测试所有流程的大型公司。我国集成电路设计行业与经济发达的国家相比，差距还很大，我们应该努力提升自身业务能力，从工艺制造到电路设计方面提升自身对集成电路的理解以在实际项目中绘制出更为优异的版图。第2章 设计方案2.1 软件部分2.1.1 软件工具Cadence是CADENCE公司生产的集成电路设计工具的总称，是一个大型的EDA软件合集，是具有强大功能的大规模集成电路计算机辅助设计系统，它几乎可以完成电子设计的方方面面，包括ASIC设计、FPG

17、A设计和PCB设计等。Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面悠着绝对的优势，也是目前绝大多数IC设计公司所使用的软件。本论文是利用cadence ic51完成的，所以重点介绍一下软件cadence ic51。在cadence ic51中包含了混合输入的原理图输入方式（Virtuos Schematic Composer）、混合信号设计环境（Affirma Analog Design Environment）、版图编辑（Virtuoso Layout Editor）等等。版图编辑（Virtuoso Layout Editor）是版图编辑者最常用的设计工具，下面通过

18、2.1.2 模块流程图来介绍一下版图编辑（Virtuoso Layout Editor）的使用。2.1.2 cadence操作说明常用的cadence配套文件包含以下三个，如图2-1所示。cadence为启动cadence ic51的脚本文件（该脚本文件内含启动cadence ic51的快捷方式icfb&，其中&表示cadence ic51以后台运行的方式打开），cds.lib为库管理文件（library manager），.cdsinit为cadence启动文件(可以用来自定义额外加载的东西)。图2-1 cadence配套文件运行cadence启动脚本文件，cadence ic51启动过程如

19、图2-2所示。图2-2 cadence ic51启动过程软件启动完成之后，生成如图2-3所示的CDS.log窗口。位于窗口下方，mouse字样上方的是CIW窗口（Command Interpreter Window），即为命令解释窗，此外cadence软件内嵌的控制窗口，通过此处可以在cadence软件启动之后加载脚本文件等。图2-3 CDS.log窗口启动cadence软件之后，通过如图2-4所示的操作步骤建立一个新的库，在这个库下完成版图的编辑。图2-4 建库按图示2-4操作后，会出现NEW Library建立窗口，在左侧Name处填写新建立的Library的名字，在右侧Technolog

20、y File下方可以选择新建立的库是否需要绑定一个已存在的技术库（an existing techfile）或者绑定一个由Foundry提供的最为基本的技术文件（a new techfile），甚至也可以只建立一个空库，不需要任何技术支持（Dont need a techfile）。一般情况下，如果Foundry提供了完整的PDK，我们则在建库的时候可以选择绑定一个已存在的技术库（an existing techfile），操作如图2-5所示。图2-5 新建库的设置点击ok后，弹出如图2-6所示窗口，选择本次项目所需技术库“UTC06_BCD_5V_18V_30V_40V”。再次点击ok之后，

21、一个绑定了技术库的Library就建立好了。图2-6 选择需要绑定的技术库我们可以在Library Manager窗口通过查看库的基本属性，如建立时间，存在目录的具体位置等等。我们可以通过这里验证库是否建立正确，在Library Manager中选中库，右击选择Property即可弹出如图2-7所示的属性窗口。图2-7 库的属性在新建立的库中新建一个view为Virtuoso的Cellview，在此Cellview绘制版图，操作如图2-8所示。图2-8 新建Cellview2.2 集成电路版图可靠性需要避免的三大效应2.2.1 PAE2.2.1.1 PAE简介芯片中金属线或者多晶硅(polys

22、ilicon)等导体，就像是一根根天线，当有游离的电荷时，这些“天线”便会将它们收集起来，天线越长，收集的电荷也就越多，当电荷足够多时，就会产生放电对芯片内部产生破坏，这就是天线效应（PAE）。IC现代工艺中经常使用的一种方法是离子刻蚀（plasma etching），这种方法就是将物质高度电离并保持一定的能量，然后将这种物质刻蚀在晶圆上，从而形成某一层。理论上，打入晶圆的离子总的对外电性应该是呈现中性的，也就是说正离子和负离子是成对出现，但在实际中，打入晶圆的离子并不成对，这样，就产生了游离电荷。另外，离子注入（ion implanting）也可能导致电荷的聚集。可见，这种由工艺带来的影响我

23、们是无法彻底消除的，但是，这种影响却是可以尽量减小的。在CMOS工艺中，P型衬底是要接地的，如果这些收集了电荷的导体和衬底间有电气通路的话，那么这些电荷就会跑到衬底上去，将不会造成什么影响；如果这条通路不存在，这些电荷还是要放掉的，那么，在哪放电就会对哪里造成不可挽回的后果，一般来讲，最容易遭到伤害的地方就是栅氧化层。通常情况下，我们用“天线比率”（“antenna ratio”）来衡量一颗芯片能发生天线效应的几率。“天线比率”的定义是：构成所谓“天线”的导体（一般是金属）的面积与所相连的栅氧化层面积的比率。随着工艺技术的发展，栅的尺寸越来越小，金属的层数越来越多，发生天线效应的可能性就越大，

24、所以，在0.4um/DMSP/TMSP以上工艺，我们一般不大会考虑天线效应。而采用0.4um以下的工艺就不得不考虑这个问题了。可通过插入二极管（NAC Diode）的方法来解决天线效应，这样当金属收集到电荷以后就通过二极管来放电，避免了对栅极的击穿。注：DMSPDouble Metal Single PolyTMSPThree Metal Single Poly2.2.1.2防止PAE的方法1） 跳线法。又分为“向上跳线”和“向下跳线”两种方式。跳线即断开存在天线效应的金属层，通过通孔连接到其它层（向上跳线法接到天线层的上一层，向下跳线法接到下一层），最后再回到当前层。这种方法通过改变金属布线

25、的层次来解决天线效应，但是同时增加了通孔，由于通孔的电阻很大，会直接影响到芯片的时序和串扰问题，所以在使用此方法时要严格控制布线层次变化和通孔的数量，一般情况下在跳线处孔越多越好。在版图设计中，向上跳线法用的较多，此法的原理是：考虑当前金属层对栅极的天线效应时，上一层金属还不存在，通过跳线，减小存在天线效应的导体面积来消除天线效应。现代的多层金属布线工艺，在低层金属里出现PAE 效应，一般都可采用向上跳线的方法消除。但当最高层出现天线效应时，采用什么方法呢？这就是下面要介绍的另一种消除天线效应的方法了。2） 添加天线器件，给“天线”加上反偏二极管。通过给直接连接到栅的存在天线效应的金属层接上反

26、偏二极管，形成一个电荷泄放回路，累积电荷就对栅氧构不成威胁，从而消除了天线效应。当金属层位置有足够空间时，可直接加上二极管，若遇到布线阻碍或金属层位于禁止区域时，就需要通过通孔将金属线延伸到附近有足够空间的地方，插入二极管。3） 给所有器件的输入端口都加上保护二极管。此法能保证完全消除天线效应，但是会在没有天线效应的金属布线上浪费很多不必要的资源，且使芯片的面积增大数倍，这是VLSI 设计不允许出现的。所以这种方法是不合理，也是不可取的。4） 对于上述方法都不能消除的长走线上的PAE，可通过插入缓冲器，切断长线来消除天线效应。在实际设计中，需要考虑到性能和面积及其它因素的折衷要求，常常将法1、

27、法2 和法4 结合使用来消除天线效应。2.2.2 Latch_up2.2.2.1 Latch_up简介Latch-up原理分析：CMOS电路中在电源VDD和地线GND之间由于寄生的PNP和NPN相互影响可能会产生的一些低阻抗通路，使VDD和GND之间产生大电流，这就称为闩锁效应（latch_up）。闩锁效应剖面图与等效电路图如图2-9所示。随着IC制造工艺的发展，集成度越来越高，产生latch_up的可能性会越来越高。图2-9 闩锁效应剖面图与等效电路图如图2-10所示，当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B反向漏电流构成，电流增益非常小，此时latch up不会

28、产生。图2-10 不会发生闩锁效应的分析电路图如图2-11所示，当一个BJT集电极电流受外部干扰突然增加到一定值时，会反馈至另外一个BJT，从而使两个BJT因触发而导通，如果整个环路增益大于1，则VDD至GND间形成低阻通路，Latch up由此产生。图2-11 会发生闩锁效应的分析电路图Latch-up产生的具体原因分析：1.芯片一开始工作时VDD变化导致Nwell和Psub间的寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch_up。2.当I/O的信号变换超过VDD-GND的范围时，将会有大电流在芯片中产生，也会导致SCR的触发。3.ESD静电加压，可能会从保护电路中

29、引入少量带电载流子到阱或衬底中，也会引起可控硅（SCR）的触发。4.当许多驱动器（buffer）同时工作，负载过大使VDD或GND突然变化，也有可能打开可控硅（SCR）的一个BJT，从而存在引起闩锁的风险。5.阱侧面漏电流过大，也有可能会引起闩锁。Latch-up的危害：在进入低阻状态以后，若芯片外界的电路不能限制器件中电流的大小，可能会有过量的电流流过芯片中的金属走线，引起局部器件过热，从而发生金属熔断或烧毁，致使P-N结漏电流增加或短路，烧毁芯片，造成芯片失效。2.2.2.2 防止Latch_up的方法防止闩锁的方法1：使用重掺杂衬底，降低Rsub值，减小反馈环路增益。防止闩锁的方法2：使

30、用轻掺杂外延层，防止侧向漏电流从纵向PNP到低阻衬底的通路。防止闩锁的方法3：使NMOS和PMOS保持足够的间距来降低引发SCR的可能。防止闩锁的方法4：Sub接触孔和Well接触孔应尽量靠近源区。以降低Rwell和Rsub的阻值。防止闩锁的方法5：使用使用隔离槽防止闩锁的方法6：使用GuardRing1.多子GuardRing ：P+ Ring环绕NMOS并接GND；N+ Ring环接PMOS并接VDD。使用多子保护环可以降低Rwell和Rsub的阻值，且可以阻止多数载流子到基极。2.少子GuardRing ：制作在N阱中的N+ Ring环绕NMOS并接VDD；P+Ring环绕PMOS并接GND。使用少子保护环可以减少因为少子注入到阱或衬底引发的闩锁。2.2.3 ESD效应2.2.2.1 ESD简介在本世纪70前代以前，很多静电问题都是由于人们没有ESD意识而造成的，即使现在也有很多人怀疑ESD会对电子产品造成损坏。这是因为大多数损害发生在人的感觉以下,因为人体对静电放电的感知电压约为3，而许多电子元件在几百伏甚至几十伏时就会损坏，通常电子器件被损坏后没有明显的界限，把元件安装在PCB上以后再检测，结果出现