南京理工大学DDS实验报告.docx

1、南京理工大学DDS实验报告南京理 工大学直接数字频率合成器实验报告学号： 姓名： 学院： 指导老师： 时间： 摘要与关键字 3实验设计内容 3设计原理 3概念 3设计基本要求 3实验要求 4设计提高部分要求 4基本框图 4工作原理 4整体电路图 5各子模块设计原理 6频率预置和调节电路 6累加器 7波形存储器 9DDS电路 9分频电路 9测频电路 11译码电路 11显示电路 14调试仿真及下载 15实验感想 16参考文献 17摘要报告内容为设计一个具有清零、使能、频率控制、相位控制、输出多种波形 (包括正余弦、三角波、锯齿波、方波)、经过D/A转换之后能在示波器上显示的 直接数字频率合成器。直

2、接数字频率合成技术是一项非常实用的技术， 它广泛的应用于数字通信系统。报告分析了 DDS的设计原理和整个电路的工作原理，介绍 了 ROh查找表设计和相位累加器设计，还分别说明了各子模块的设计原理和调 试、仿真、编程下载的过程。在试验中我们用到了 Quartusll 7 。0软件。AbstractThe report tells Direct digital synthesizer can control using reset change frequency and phase output various wave form(including sine(cosine), triangle

3、 wave, sawtooth, square waveform)a nd after conv ersi on after also displayed on the oscilloscopeo Direct digital syn thesizer tech no logy is a useful subject , it widely applied in digital com muni cati on。 Also , it an alyzes the theory and desig n aboutdirect digital syn thesize(DDS) and an alyz

4、ed the prin ciple of all work and expla ined the desig ning prin ciple of differe nt parts separately and describes the prin ciple and features of DDS。The realizing method of ROM finding-table and phase counter and in troduced in detail。 At the same time it in troduced the debugg ing simulati ng,com

5、piling , programming。 with the help of Quartusll 7。 0 we complete well。关键字DDS ROM QUARTUS 输出波形KeywordsDirect digital syn thesizer ROM Quartuslloutput various wave form实验要求说明一.实验设计内容设计一个频率及相位均可控制的具有正弦和余弦输出的直接数字频率合成器(Direct Digital Frequency Synthesizer 简称 DDFS或 DDS。二设计原理1、 概念直接数字频率合成器(Direct Digital

6、Frequency Synthesizer )是一种基于全数字技术，从相位概念出发直接合成所需波形的一种频率合成技术。2、 设计基本要求(1)利用QuartusII软件和SmartSOP(实验箱实现DDS的设计；(2) DDS的波形存储器模块用 Altera公司的Cyclone系列FPGA芯片中的RAM 实现，RAM吉构配置成212 X 10类型；(3) 具体参数要求：频率控制字 K取4位；基准频率fc=1MHz,由实验板上的系 统时钟分频得到；(4)系统具有使能功能；(5) 利用实验箱上的 D/A转换器件将 ROM输出的数字信号转换为模拟信号，能够通过示 波器观察到正、余弦两路波形；(6)通

7、过开关(实验箱上的 Ki)输入DDS的频率和相位控制字，并能用示波器观察加以验 证。3、 设计提高部分要求(1)通过按键(实验箱上的Si)输入DDS的频率和相位控制字，以扩大频率控 制和相位控制的范围；(注意：按键后有消颤电路)(2)在数码管上显示生成的波形频率；(3)设计能输出多种波形(三角波、锯齿波、方波等)的多功能波形发生器；(4)充分考虑ROM吉构及正弦函数的特点，进行合理的配置，提高计算精度；(5)基于DDS的 AM调制器的设计；(6)自己添加其他功能。4、 基本框图5、工作原理DDS的基本结构主要由相位累加器、相位调制器、正弦波数据表 (ROM) D/A 转换器构成。相位累加器由N

8、位加法器N位寄存器构成。每来一个CLOCK加法 器就将频率控制字fwrod与累加寄存器输出的累加相位数据相加，相加的结果又反馈送至累加寄存器的数据输入端，以使加法器在下一个时钟脉冲的作用下继续 与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线 性相位累加。由此，相位累加器在每一个时钟脉冲输入时， 把频率控制字累加以此，相位累加器输出的数据作为波形存储器的相位取样地址， 这样就可把存储在波形存储器内的波形抽样值进行找表查出，完成相位到幅值的转换。由于相位累加器为N位，相当于把正弦信号在相位上的精度定为 N位，所以 分辨率为1/2No若系统时钟频率为fc，频率控制字fword

9、为1,则输出频率为 fou=fc/2N,这个频率相当于基频。若fword为K,则输出频率为:fout=K* f c/2N当系统输入时钟频率fc不变时，输出信号的频率由频率控制字 K所决定。 由上式可得：K=2*f out/f C其中，K为频率字，注意K要取整，有时会有误差。选取ROM勺地址时，可以间隔选项，相位寄存器输出的位数 D一般取10-16 位，这种截取方法称为截断式用法，以减少 ROM勺容量。D太大会导致ROM?量 的成倍上升，而输出精度受 D/A位数的限制未有很大改善。DDST作流程示意图：6、整体电路图*-各子模块设计原理一.频率预置和调节电路(1)设计原理：K 为相位增量，也叫频

10、率控制字。DDS的输出频率表达式为fout=K* fc/2：当 K=1时，DDS俞出最低频率(也即频率分辨率)为fc/2 N,而DDS的最高输出频率由 Nyquist采样定理决定，即fc/2，也就是说K的最大值为2N-1。因此，只要N足 够大，DD列以得到很细的频率间隔。要改变 DDS勺输出频率，只要改变频率控 制字K即可。设计模块时，用74161设计模16模块，1HZ信号输入让其变化。该模块有 清零和保持端，由开关控制，以便计数到需要值时保持或清零。输出作为频率控 制字低四位，高八位置零，输入累加器进行累加。(2)电路图如下：(a)频率控制由频率控制字控制频率的低4位，使频率在OHz16Hz

11、间变化，从而达到控 制频率的目的。电路图如下：ji (b)相位控制由相位控制字控制相位的高4位，使相位较大幅度的变化，从而达到改变相 位的目的。电路图如下：74174吨呂冲nip1D IQ祀 2Q30 304D 4050 5Qeo 轴CLIEHCLK.xw id：皿；冲 -Warj. 耳二 电# j ；ntREG6TERr a-*!-! D I :._冷二_I :_iubi i iairr a1 t- f-r r r _ *FS,*= r二累加器(1)设计原理：相位累加器由12位加法器与12位寄存器级联构成。每来一个时钟脉冲，力卩 法器将频率控制字K与寄存器输出的累加相位数据相加，再把相加后的

12、结果送至 寄存器的数据输入端。寄存器将加法器的上一个时钟作用后所产生的相位数据反 馈至加法器的输入端，以使加法器在下一个时钟作用下继续与频率控制字进行相 加。这样，相位累加器在时钟作用下，进行相位累加。当相位累加器累加满量时 就会产生一次溢出，完成一个周期性的动作。(2)原理如下图：其中加法器和寄存器器用 VHDL语言编写，代码如下: library ieee;use ieee.stdo gic_1164.all;use ieee.std_logic_ un sig ned.all; en tity adder_12 is/ 加法器 port(clr,clk: IN stdo gic;in 1

13、,in2: IN std_logic_vector(11 Downto 0); ci: OUT std_logic;shuchu: OUT std_logic_vector(11 Dow nto 0) );end adder 12;architecture behave of adder_12 isbeg inprocess(clr,clk)variable temp_shuchu:stdo gic_vector(11 Dow nto 0);variable temp_ci:stdo gic;beg inif(clr=O) the nci=0;shuchu0);elsif(clkeve nt

14、and clk=1) the ntemp_ci:=O;for i in 0 to 11 looptemp_shuchu(i):=in 1(i) xor in 2(i) xor temp_ci;andtemp_ci:=(in1(i) and in2(i) or (in1(i) xor in2(i)temp_ci);end loop;shuchu=temp_shuchu;ci=temp_ci;end if;end process;end behave;library ieee;use ieee.stdo gic_1164.all;use ieee.std_logic_ un sig ned.all

15、;en tity suoc un is/ 寄存器port(D:i n stdo gic_vector(11 dow nto 0);clk:in std_logic;Q:out stdo gic_vector(11 dow nto 0); 一一end suoc un;architecture behave of suoc un isbeg inprocess(clk) isbeg inif(clkeve nt and clk=1) the nQcJocksin ronn2如：日工JZ4.DDS电路利用LPM_MU实现波形选择，从正余弦、三角波、锯齿波、方波选择波形输出 总DDS电路图如下： |

16、F M I 7* 出 耳 Ii5.分频电路(1)设计原理：脉冲发生电路是为计时器提供计时脉冲的，因为设计的是计时器，所以需要 产生1Hz的脉冲信号。EDA实验系统的输入时钟为48MHz那么要产生1Hz的脉 冲信号，则要对输入时钟48MHZS行分频，依次进行48分频、两次1000分频即 可得到1Hz的脉冲信号，一次2分频得到0.5Hz。(2)电路图如下：(3)程序代码分频电路用Verilog语言编写，代码如下:module div_clk48(clk_i n,reset,clk_out);in put clk_i n,reset;output clk_out;reg clk_out;reg wi

17、dth( n)-1:0 cou nt;parameter n=24; n 为参数，可设置成不同分频always (posedge clk_in)if(reset)coun t=0;else if(co unt=n-1)coun t=0;elsecoun t0;width=width+1) size=size1;endendfun cti onen dmodule六、测频电路（1） 设计原理：测频就是计算1秒钟内脉冲的个数。我们利用计数器和锁存器实现这一功 能。由于累加器以频率控制字K为间隔，当累加器满量时就会产生一次溢出，完成 一次周期性的动作,这个周期也就是DDS信号的一个频率周期,所以将累

18、加器的 最高位作为测频电路技术器的脉冲。将1HZ的时钟信号二分频,得到0.5Hz。将0.5Hz脉冲送入锁存器的时钟 端,0.5Hz反相延时后的脉冲送入计数器的清零端。这样就使计数器在2s的脉冲 周期内,1s内清零,1s内计数。由于锁存器的脉冲和计数器的脉冲是反相的,且有 一定的延时，所以当锁存器有效脉冲来到时，计数器是清零状态，锁存器就锁存前 1s内计数器的计数信号。这样就完成了 1s内的脉冲计数，再将锁存器的输出送入译码显示电路，就可以在数码管上显示波形频率了。（2） 原理如下图：（3）电路图如下:LDN AE2AcQBcDCENTODENFROCCLRNCIA74173z ：5=Glsrr

19、ERID2D3D4CIQ3GUN4G二 dOX上迦 REG 5T=R七、译码电路（1） 设计原理：频率控制字和相位控制字都是四位的二进制码， 要转换成8421BCD码才能在 数码管上显示。因此先通过译码电路实现此转换再输入显示电路。（2） 对应转化如下表：频率控制字kf十进制个位(kfg3.0)十进制十位(kfs3.0)0000(0)0000(0)00000001(1)0001(1)00000010 (2)0010 (2)00000011(3)0011(3)00000100 0100 00000101(5)0101(5)00000110(6)0110(6)00000111(7)0111(7)0

20、0001000(8)1000(8)0000 1001(9)1001(9)00001010(10)0000(0)00011011(11)0001(1)00011100(12)0010 (2)00011101(13)0011(3)00011110(14)0100 00011111(15)0101(5)0001(3)VHDL程序代码如下：library ieee;use ieee.stdo gic_1164.all;en tity yima isport(pl_kz: in std_logic_vector(3 downto 0); xw_kz: in stdo gic_vector(3 dow n

21、to 0); plh:out stdogic_vector(3 downto 0);pll:out std_logic_vector(3 downto 0); xwh:out std_logic_vector(3 downto 0);xwl:out std_logic_vector(3 dow nto 0) ); 一一end yima;architecture behave of yima isbeg inwith pl_kz selectplh=OOOO when 0000 ,0000 when 0001 ,0000 whe n 0010 ,0000 whe n 0011 ,0000 whe

22、n 0100 ,0000 whe n 0101 ,0000 whe n 0110 ,0000 whe n 01110000 whe n 10000000 whe n 10010001 whe n 10100001 whe n 10110001 whe n 11000001 whe n 11010001 whe n 11100001 whe n otherswith xw_kz select xwh=0000 when 00000000 whe n 00010000 whe n 00100000 whe n 00110000 whe n 01000000 when 01010000 whe n

23、01100000 whe n 01110000 whe n 10000000 whe n 10010001 whe n 10100001 whe n 10110001 whe n 11000001 whe n 11010001 whe n 11100001 whe n otherswith pl_kz select pllv=0000 whe n 00000001 whe n 00010010 whe n 00100011 whe n 00110100 whe n 01000101 whe n 01010110 whe n 01100111 whe n 01111000 whe n 10001

24、001 whe n 10010000 whe n 10100001 whe n 10110010 whe n 11000011 whe n 11010100 whe n 11100101 whe n others ;with xw_kz selectxwl 用I叫BCDENTE.NPCLflh. ,:Y3Na畑fWYIN-Z C；Z| ,二二 1,；M?n :；gq 卑 BK平司-M 7 Ml siAB二E!ir卜V 2 -M-r -I . -*RBOki调试仿真及下载调试先保存，将上述电路以字母输入方式输入并保存在工程文件夹中。 再将文件置顶，最后进行编译，在主菜单 中选择processin

25、g项，在弹出的对话框中选择 Start complicate n 键，则编译开始。在编译过程中，若有任何信息、错误和警告消息，都将显示在自动打开的 Message-Compiler窗口中；若由于文件出错而没有 通过，则需要返回原文件进行修改，修改后存盘，再编译直至文件通过。仿真新建一个“ Vector Waveform file ”文件，并在下拉列表中选.vwf扩展名，生 成波形文件。右键单击，在弹出的菜单中选 Enter Nodes Frome SNF,在弹出的 对话框中选择要观测的节点。选 OptionGrid Size 和FileEnd Time，设置相 应选项，并给输入引脚加上适当的信号。然后，选 FileSave保存。接着选择主 菜单中的Simulator项，打开模拟器，点击Start开始仿真。下载1.在主菜单Assignments中选择Device项，在弹出的对话框中选择相应的器件EP1C12Q240C82.在主菜单Assignments选“Pins”，打开平面