IBIS模型及其应用讲解.docx

1、IBIS模型及其应用讲解CDMA事业部 哇诗菊摘要： 本文介绍了用于高速系统信号完整性分析的IBIS模型的历史背景、IBIS模型的结构、IBIS模型的建模过程、IBIS模型的参数、语法格式，以及在使用IBIS模型 时常遇到的问题和解决方法。关键词：IBIS模型、EDA、信号完整性、缓冲器、单调性、收敛高时钟频率下运行的并行处理系统或其它功能更加复杂的高性能系统，对电路板的设计 提出了极其严格的要求。按集总系统的方法来设计这些系统的线路板已不可想象。许多EDA (电子设计自动化)供应商都提供能进行信号完整性分析和EMC分析的PCB设计工具。这些 工具需要描述线路板上元器件的电气模型。IBIS (

2、I/O Buffer Information Specification) 模型是EDA供应商、半导体器件供应商和系统设计师广泛接受的器件仿真模型。一、 IBIS的背景及其发展在IBIS出现之前，人们用晶体管级的SPICE模型进行系统的仿真，这种方法有以下 三个方面的问题：第一，结构化的SPICE模型只适用于器件和网络较少的小规模系统仿 真，借助这种方法设定系统的设计规则或对一条实际的网络进行最坏情况分析。第二， 得到器件结构化的SPICE模型较困难，器件生产厂不愿意提供包含其电路设计、制造工 艺等信息的SPICE模型。第三，各个商业版的SPICE软件彼此不兼容，一个供应商提供 的SPICE模

3、型可能在其它的SPICE仿真器上不能运行。因此，人们需要一种被业界普遍 接受的、不涉及器件设计制造专有技术的、并能准确描述器件电气特性的行为化的、黑 盒”式的仿真模型。1990年初，INTEL公司为了满足PCI总线驱动的严格要求，在内部草拟了一种列表 式的模型，数据的准备和模型的可行性是主要问题，因此邀请了一些EDA供应商参与通 用模型格式的确定。这样，IBIS在1993年6月诞生。1993年8月更新为IBIS版本， 并被广泛接受。此时，旨在与技术发展要求同步和改善IBIS模型可行性的IBIS论坛成 立，更多的EDA供应商、半导体商和用户加入IBIS论坛。1995年2月IBIS论坛正式并 入美

4、国电子工业协会 EIA (Electronic Industries Association) o 1995 年 12 月，IBIS 版成为美国工业标准ANSI/EIA-656。1997年6月发布的IBIS版成为I EC 62012-1标准。 1999年9月通过的IBIS版为美国工业标准ANSI/EIA-656-A.目前大量在使用中的模型 为 IBIS、IBIS 版本。二、 IBIS模型IBIS模型是一种基于全电路仿真或者测试荻得V/I曲线而建立的快速、准确的行为 化的电路仿真模型。它的仿真速度是SPICE模型仿真速度的25倍以上。人们可以根据标准 化的模型格式建立这种模拟IC电气特性的模型，

5、并可以通过模型验证程序型验模型格式的 正确性。IBIS模型能被几乎所有的模拟仿真器和EDA工具接受。由于来自测量或仿真数据， IBIS模型较容易获得，IBIS模型不涉及芯片的电路设计和制造工艺，芯片供应商也愿意为 用户提供器件的IBIS模型。所以IBIS模型被广泛应用于系统的信号完整性分析。IBIS模型是以I/O缓冲黠结构为基础的。I/O缓冲器行为模块包括：封装RLC参数， 电平箝位、缓冲器特征(门槛电压、上升沿、下降沿、高电平和低电平状态)。图1为IBIS 模型结构。图1： IBIS模型结构说明 虚线的左边为输入的模型结构，右边为输出的模型结构电路的输入输出行为可定义为一个简单的功能集，以便

6、生成IBIS模型。缓冲器的主要 构成部件是封装的寄生RLC参数、电源和地箝位、门槛电压以及使能逻辑、上升沿、下降沿、 高电平和低电平状态、摆率（dv/dt）。输入的模型结构可以细化用图2表示。图2：输入的模型电路图其中：C pkg, R_pkg, L_pkg 为封装参数C comp为硅片上脚的压焊盘电容Power Clamp为低端ESD结构的V/I曲线GND Clamp为低端ESD结构的V/I曲线类似输入的模型，输出的模型结构可以细化用图3表示。图3：输出的模型电路图其中：Pullup, Pulldown为高电平和低电平状态的V/I曲线。Ramp为上升沿和下降沿的摆率(dv/dt)0指的是输出

7、电压从20%80%的电 压输出幅度所用的时间。为了更加准确地描述上升沿和下降沿的过程，有上升 沿和下降沿的V/T曲线。3.IBIS模型的建模过程IBIS模型的建模方式有两种：一是通过SPICE仿真结果转换；另一种是通过对器件进 行测量而荻得建模所需的参数进行建模。见图4。图4： IBIS模型的建模过程四、IBIS模型参数及模型示例IBIS模型中包含了一些基本的参数，同时也给用户选择参数的机会。C_pkg , R_pkg , L_pkg :封装的 RLC 参数C_pin , R.pin 丄pin : 引脚的RLC参数C_comp : 硅片上引脚的压焊盘电容PullUp：输出高电平状态的V/I曲线

8、。示例见图5。PullDown:输出低电平状态的V/I曲线。示例见图6。PowerPClamp:高端ESD的V/I曲线。示例见图7。GND Clamp：低端ESD的V/I曲线。示例见图8。Rising Waveform：输出上升沿的V/T曲线。示例见图9。Falling Waveform:输出下降沿的V/T曲线。示例见图10。dV/dT_r, dV/dT_f：输出上升沿和下降沿的摆率。即：从20%80%,或 从80%20%电压输出幅度所需的时间。在测定Y/I曲线时，电压的扫描范围，见表1：表1:电压的扫描范围关键词下限上 限PullDown-VCC+2 VCCPullUp+VCC+2 VCCP

9、ower,Clamp-VCC+2 VCCGND Clamp+VCC+VCCPullUp, Power Clamp曲线中，电压是以VCC作为电压参考点。所以在IBIS模型中 相应的电压值要作以下调整：Vtable = VCC- Vmeasured图5： PullUp V/I曲线示例20o1L=go-4 o - 1L-o30o204U9JJUO-3 -2 -1 0 1 2 3 4 5 6 7Voltage Vo图6： Pull Down V/I曲线示例-3-2-10 1 2 3 4 5 6 7Voltage V图7： Power Clamp V/I曲线示例-3-2-101234Voltage V图

10、8: GND Clamp V/I曲线示例Time ns图 9： Rising Waveform V/T 曲线示例1 2 3 4 5 6Time ns图 10： Falling Waveform V/T 曲线示例IBIS模型示例:器件的IBIS模型至少包含文件头.器件描述、模型描述三个部分，复杂的模型还可以 包含子模型、封装模型。第一：文件头部分。所用的关键词及示例如下：IBIS VerComment charFile nameLcharFile RevDateSourceJAugust 31 98SPICE-toTBIS translation (Bench correlated mode 1

11、)Temperature： 25C typ 一40C max, 85C min.NotesGenerated by Peter R. LaFlammo (Backplanc and Modeling Applications Engineer)Disclaimer.(C) Copyright Fairchi Id Semiconductor Corporation 1998Al 1 rights reserved第二：器件描述部分。所用的关键词及参数示例如下：*”*COMPONENT： LCX16244MTD*”*ModelModel typePolarityEnable第三： 模型描述部分。

12、所用的关键词及参数示例如下：*”*”*Mode 1 data_o*”*data_o3-stateNon-Invert ingAct ive-lx)wVmeas 二+00Cref =Rref =+02GNDclampvoltage I(typ)I (min)I(max)+01 +01+01End Mode 1 data_oII End Component LCX16244IEnd五、在使用IBIS模型中常遇到的问题和解决方法IBIS模型的来源有以下四种：1、器件供应商提供；2、从专业的IBIS模型公司购买所 需的器件模型；3、自己从网上下载；4、自己根据测试数据或根据资料的数据建模。在使用模型中

13、常遇到两个方面的问题。一是模型中含有语法错误，ibischk3程序运行出错，使得模型无法使用。最常见的错 误是模型中Filename 指定的文件名与实际的 ibs文件名不一致。其次是注释符丨” 的乱用。当模型出现语法错误时，可以借助于IBIS检查程序，定位错误并将其改正。另一方面是模型中的数据问题，由于V/I和V/T曲线的非单调性或者数据的错误， 造成仿真器不收敛，不同的仿真器对非单调性的允许程度不同。在分析过程中若出现仿真器 不收敛，应该检查模型的V/I和Y/T曲线的非单调性，在无法获得更好的模型的情况下， 可以采用屏蔽数据错误或非单调的曲线部分的方法，以得到参考的仿真结果。例如，我们曾对M

14、PC860的时钟网络进行信号完整性分析时就遇到不收敛问題。网络的 电路示意如下：图11： MPC860的时钟网络示意图MPC860的时钟通过一个串阻驱动两片SDRM1 KM416S4030和一片FPGA FLEX 10K30E。完 成PCB布线后，该网络的拓扑如图12。在做分析时仿真器报告如图13的不收敛错误。分析MPC860时钟860CLK的模型，发现该模型的上升沿和下降沿的V/T曲线存在严重的 非单调性和数据错误。上升沿和下降沿的V/T曲线分别见图14、图15。图12： MPC860的肘钟网络拓扑BEBSSKEHEIBFile Close HelpERRORSSimulation (2 A

15、 CLKOUT) A OUT-1 1 Pulse Typ Reflection FailedWARNINGS:SERIOUS Convergence Problem in Simulation of MA OUT-1 1 stimulus Pulse图13：不收敛错误报告Time ns图14：原860CLK的上升沿V/T曲线TTirirmmi |ini|ii ii|ini| ii 111111111111 |i i n|iiii| nii|in i|nn|i ii 111111111111 ii 1111111111111)111 |ini|ii ii|iin| 1111111 ii 1111

16、11111111 ii 11 iiii|in i|ini|i 1111111 111111111111 ii |Time ns图15：原860CLK下降沿V/T曲线从图14、图15显而易见原860CLK的上升沿和下降沿Y/T曲线存在问題。由于无法获 得更准确的模型。我们采取将上升沿和下降沿V/T曲线屏蔽掉的措施。得到5OMIIZ时钟的仿 真结果如图16。Time ns图16：仿真结果使用TEK TDS3032 300M S示波器在实际在PCB板上测得的波形读入仿真的SigWave中 的效果见图17。将仿真波形与实测的波形叠加比较效果见图18。由图可见，定性的来说，仿真波形与 实测波形比较接近，

17、仿真结果具有参考价值。两种结果存在一些偏差，造成偏差的原因可 能来自三个方面：一是，模型本身的准确度不够，模型的上升沿和下降沿V/T曲线被屏蔽掉，影响仿真结果。二是，示波器的带宽不够，存在测量误差。三是，示波器的探头阻抗 失配，造成测量误差。Time ns图17：实测的波形读入仿真的SigWave中的效果Time ns图18：将仿真波形与实测的波形叠加比较效果VersionSyedRoy LeventhalRoy LeventhalRoy Leventhal六、与IBIS模型有关的网址IBIS directory of publications：IBIS Home Page：IBIS - Tools：IBIS Project：Cookbook：Software：参考文献：EIA-656-A I/O Buffer Information Specification (IBIS)Ease System Simulation With IBIS Device ModelsHow to Use the IBIS ModelIBIS Model SyntaxSignal Integrity -Board Design & Simulation Techniques