8421码检测电路的设计.docx

1、8421码检测电路的设计数字电路与逻辑设计实验报告实验九 41码检测电路得设计姓名:_学号：7XXXXXX班级：电子XXXX一、实验目得1、 了解检测电路得工作原理。2、 进一步掌握同步时序电路得设计方法。二、实验器件、实验箱、万用表、示波器。2、74S73, 7LS74, 7LS00, 74S20， 74S19。三、实验预习根据使用器件得不同, 我们可以设计出两种不同思路得电路、米里时序电路:根据需求, 按照米里时序电路得设计流程得到触发器驱动方程、首先画出状态转换图, 并对图做出适当简化、保留S0,S,3, S4, S， S8六个状态,并用3个JK触发器得3 8个状态中得6个表示它们,状态

2、分配表如下图、2Q1000111100SS4S3S1S7SX将上面得状态转换与输出写成上述得代数形式有Q3Q2Q1X0000010/010/0010010101101/010/000100/0100101000/000/010/00/1根据上表画出Q,Q2,Q，X得次态卡诺图,并进而得到各个端口得驱动方程、Q:XQQ2100111000011010110XX0001化简得到Q1n+1=Q2 Q1n + X x 2 Qn有J =Q2， K=(X ）Q2:X3Q10111001010X10XX101000化简得到Q2n+1 Q1 x Q2n x Q3n + X xQ2 x Q1 n有J2= Q1

3、x Q3, K2 = (X x Q1n)Q3:Q3Q2Q1001110001100100X110100化简得到3n+1 =Q3Q n有3 = Q1n, K3 = F：XQ3Q2Q1001110000100X11101000化简得到 = XQ3 nQ1n这样， 就能使用三个K触发器构造一个8421码检测电路, 为保证正确性还可以添加一个74LS4触发器来保证已经转变、用于仿真时得动态测试,我们还需要一种16进制得串行输出计数器, 即按顺序串行输出00-000-0100, 对每个数从最低位开始, 依次输出4个二进制数、我们可以借助计数器与寄存器实现该器件, 首先使用一个计数器实现4分频， 从已有得

4、f频率,50占空比得时钟信号中获取f/4频率得,2、5占空比得同相位脉冲信号、再使用这两个时钟循环地执行 计数4次移位读数-置数得工作， 画出电路图如下所示、其输出波形得一个周期如下面得波形图所示:靠上信号为器件输出, 靠下信号为时钟脉冲, 容易瞧出经过64个时钟周期, 器件输出了从000到1111得串行形式、把该输出作为8421检测电路得输入X, 得到电路图如下、其波形如下所示:可见在一整个05得序列中,只有6种数字引起了电路得非法脉冲，分别就就是10, 101, 100, 1101, 1, 与111, 仿真时由于给定时钟信号得固有问题,无法从S0状态开始检验, 但仍然不影响我们仿真验证得完

5、备性、摩尔型时序电路摩尔时序电路无需考虑输入,输出与状态之间得关系, 我们只需要使用寄存器与计数器来收集输入得信号,并进行逻辑运算即可、我们使用3个JK触发器串行读取输入得X, 并设置计数器为4进制, 这样每当计数器从0计数到时， 对三个触发器与得状态执行一次逻辑运算, 如果满足”非BCD码”得条件,就输出一段脉冲、非BCD码得判断条件经化简后为:Q4(Q3+）则输出脉冲信号得逻辑表达式： 4(3+Q2)(QA QB)计数器清零条件：QC这样,使用3个JK触发器与一个197计数器, 就实现一个BCD码判断电路、使用上面得串行16进制输出器进行动态仿真,波形如下:其中最上面得波形为电路输出， 中

6、间得波形为时钟信号,下面得波形为串行16进制输出器产生得输入信号、可见, 只有后6个波形出现非法脉冲, 判断电路正常工作、 四、实验内容1、实验目得本实验要求设计一一个421BCD码(串行输入)检测电路。此电路就就是用来检测串行得842码传输过程中就就是否发生错误。假定21BCD码传送过程中就就是由低位到高位串行输送，例如十进制2 (代码为0010)就就是按0、1、0、次序传送得。如果在传送过程中代码发生错误,出现非法数码(不在0000到101之间得代码),则检测电路发生一脉冲信号。实验所用触发器为J触发器,要求自己设计、自己安装与测试。、设计过程正式实验由于器件与线得限制,没有机会实现上述得

7、16X4串行信号发生器与摩尔型时序电路。只实现了米里时序电路,并用四分频得信号进行动态测试。在3个K触发器得J,K输入端按照上述得驱动方程接线，时钟信号并行接入JK触发器得CL端,清零端均接高电平。在输出口F接一个D触发器,其时钟信号与前面相同,D触发器清零端也接高电平。对静态测试，脉冲接手动脉冲，输出端F接LED灯,输入X接模拟开关,观察不同输入时输出得变化。作为动态输入，我们需要一个四倍于时钟周期得信号。使用74L1输出该信号,将CP0接时钟脉冲,QA接C1,MR与PL接高电平,并将被四分频得信号QC接入检测电路得输入端X,输出F接逻辑分析仪,观察动态波形。五、测试过程实验接线图:静态测试

8、: 输入序列为010(1/10)时，F为高电平 输入序列为111(1111/)时，F为高电平输入序列为1110(1117)时,F为低电平 输入序列为101(10019)时,为低电平经16次静态测试，能得到高电平输出得有110,101,10,111，110,111、体现了电路只对非BC码信号输入得敏感性。动态测试:得到得波形如下图所示,由于QC信号具有相位得不确定性,对不同得起始状态位置,会导致对QC得不同截断方式,进而会产生不同得输出波形。波形1:图中波形从上到下依次为输出,c,反相后得时钟脉冲与时钟脉冲。判断该图中得截断方式为000与11,其中0000不输出脉冲,11输出脉冲。波形：图中波形

9、从上到下依次为输出F,Qc,反相后得时钟脉冲与时钟脉冲。判断该图中得截断方式为001与1110,其中000不输出脉冲,10输出脉冲。经判断此外还有两种截断方式,001-00与011-10,前者会在上图得左侧一周期远得地方产生脉冲,后者不会产生脉冲。但个人感觉全部记录意义不大,只在这里做出说明。由动态测试与静态测试结果,我们可以瞧出电路会对非81码得信号,在最后一位得时刻输出一个时钟周期宽度得脉冲,说明电路正确,符合题目要求。六、总结对固定需求得电路，往往根据实验器件得不同,会有相当多得设计方案，同时也各有优缺点。比如本实验中得两种设计方案,米里时序电路使用状态转换来实现,只需要个触发器描述六个

10、状态,所需器件较少,但其状态搭建好后就不能做其她拓展,泛用性较差。而摩尔时序电路需要个触发器与一个计数器来实现,虽然使用了较多得器件,但我们只需要根据不同得需求对电路进行简单得改动,就能得到功能完全不同得电路,比如对偶数码产生脉冲,对质数产生脉冲等。其泛用性远高于前者。实验中使用了一种防止错误码得技巧，使用锁存器锁定输出后再进行输出。这可以将输出得时间点延长到P得有效沿时刻,以留给输入信号一段时间进行变化,减少了错误得发生率。这也提醒我们,如果要设计更严谨得电路,就要尽量让同步时钟影响到每一个电路单元。上述得,将并行6进制计数码转串行得器件设计出现了赘余,事实上使用节拍发生器来读取并行得四个信号会更简单且容易理解,但由于仿真实验时考虑得不周全，没能设计出这种电路,这也提醒我设计电路前要进行更周全得考虑。