计算机网络原理实验五.docx

1、计算机网络原理实验五 EDA試卷答案一、单项选择题1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入_A_综合适配_B_编程下载硬件测试。P14A. 功能仿真 B. 时序仿真C. 逻辑综合 D. 配置3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为_A_。P25A. 软IP B. 固IPC. 硬IP D. 全对4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_D_是错误的。P15A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。B. 综合就是将电路的高级语

2、言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过_A_实现其逻辑功能。P42A. 可编程乘积项逻辑 B. 查找表（LUT）C. 输入缓冲 D. 输出缓冲6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_B_。P274A. 器件外部特性 B. 器件的内部功能 C

3、. 器件外部特性与内部功能 D. 器件的综合约束7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中_A_不属于面积优化。P238A. 流水线设计 B. 资源共享C. 逻辑优化 D. 串行化8. 进程中的信号赋值语句，其信号更新是_B_。P134A. 立即完成 B. 在进程的最后完成C. 按顺序完成 D. 都不对9. 不完整的IF语句，其综合结果可实现_A_。P147A. 时序逻辑电路 B. 组合逻辑电路C. 双向电路 D. 三态控制电路10. 状态机编码方式中，其中_A_占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，

4、且易于控制非法状态。P221A. 一位热码编码 B. 顺序编码C. 状态位直接输出型编码 D. 格雷码编码二、VHDL程序填空1. 下面程序是1位十进制计数器的VHDL描述，试补充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ;END CNT10;ARCHITECTURE bhv OF CNT10 IS SIGNAL Q1 : S

5、TD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN - 边沿检测 IF Q1 10 THEN Q1 0); - 置零 ELSE Q1 = Q1 + 1 ; - 加1 END IF; END IF; END PROCESS ; Q = Q1;END bhv;2. 下面是一个多路选择器的VHDL描述，试补充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bmux IS PORT ( sel : IN STD_LOGIC; A, B

6、: IN STD_LOGIC_VECTOR(7 DOWNTO 0); Y : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ;END bmux;ARCHITECTURE bhv OF bmux ISBEGIN y = A when sel = 1 ELSE B;END bhv;三、VHDL程序改错仔细阅读下列程序，回答问题LIBRARY IEEE; - 1USE IEEE.STD_LOGIC_1164.ALL; - 2ENTITY LED7SEG IS - 3PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); - 4 CLK : IN S

7、TD_LOGIC; - 5 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0); - 6END LED7SEG; - 7ARCHITECTURE one OF LED7SEG IS - 8 SIGNAL TMP : STD_LOGIC; - 9BEGIN - 10 SYNC : PROCESS(CLK, A) - 11 BEGIN - 12 IF CLKEVENT AND CLK = 1 THEN - 13 TMP LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S = 0000000

8、;四、阅读下列VHDL程序，画出原理图（RTL级）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HAD IS PORT ( a : IN STD_LOGIC; b : IN STD_LOGIC; c : OUT STD_LOGIC; d : OUT STD_LOGIC );END ENTITY HAD;ARCHITECTURE fh1 OF HAD ISBEGIN c = NOT(a NAND b); d 0); ELSIF CLK = 1 AND CLKEVENT THEN IF LOAD = 1 THEN Q1 := DATA; ELSE

9、IF EN = 1 THEN Q1 := Q1 + 1; END IF; END IF; END IF; Q = Q1; END PROCESS;END ONE;2. 看下面原理图，写出相应VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TRI_STATE IS PORT ( E, A : IN STD_LOGIC; Y : INOUT STD_LOGIC; B : OUT STD_LOGIC);END TRI_STATE;ARCHITECTURE BEHAV OF TRI_STATE ISBEGIN PROCESS (E, A, Y

10、) BEGIN IF E = 0 THEN B = Y; Y = Z; ELSE B = Z; Y = A; END IF; END PROCESS;END BEHAV;六、综合题下图是一个A/D采集系统的部分，要求设计其中的FPGA采集控制模块，该模块由三个部分构成：控制器（Control）、地址计数器（addrcnt）、内嵌双口RAM（adram）。控制器（control）是一个状态机，完成AD574的控制，和adram的写入操作。Adram是一个LPM_RAM_DP单元，在wren为1时允许写入数据。试分别回答问题下面列出了AD574的控制方式和控制时序图AD574逻辑控制真值表（X表示

11、任意）CECSRCK12_8A0工 作 状 态0XXXX禁止X1XXX禁止100X0启动12位转换100X1启动8位转换1011X12位并行输出有效10100高8位并行输出有效10101低4位加上尾随4个0有效AD574工作时序：1. 要求AD574工作在12位转换模式，K12_8、A0在control中如何设置K12_8为1，A0为02. 试画出control的状态机的状态图类似书上图8-43. 对地址计数器模块进行VHDL描述输入端口：clkinc 计数脉冲 cntclr 计数器清零输出端口：rdaddr RAM读出地址，位宽10位library ieee;use ieee.std_log

12、ic_1164.all;use ieee.std_logic_unsigned.all;entity addr_cnt is port ( clkinc, cntclr : in std_logic; wraddr : out std_logic_vector (9 downto 0) );end addr_cnt;architecture one of addr_cnt is signal tmp : std_logic_vector (9 downto 0);begin process (clkinc, cntclr) begin if clkincevent and clkinc = 1

13、 then if cntclr = 1 then tmp 0); else tmp = tmp + 1; end if; end if; end process; wraddr = tmp;end one;4. 根据状态图，试对control进行VHDL描述library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity control is port ( addata : in std_logic_vector (11 downto 0); status, clk : in std_logic; c

14、s, ce, a0, rc, k12_8, clkinc : out std_logic; rddata : out std_logic_vector (11 downto 0) );end control;architecture behav of control is type con_st is (s0, s1, s2, s3, s4); signal cst, nst : con_st; signal lock : std_logic; signal reg12 : std_logic_vector (11 downto 0);begin a0 = 0; k12_8 = 1; ce =

15、 1; cs = 0; REGP : process (clk) begin if clkevent and clk = 1 then cst rc = 1; lock = 0; nst rc = 0; lock = 0; nst if status = 1 then nst = s3; end if; rc = 1; lock rc = 1; lock = 1; nst rc = 1; lock = 0; nst nst = s0; end case; end process; LOCKP : process (lock) begin if lock = 1 and lockevent th

16、en reg12 = addata; end if; end process; rddata = reg12; clkinc addata, status = status, clk = clk, cs = cs, ce = ce, a0 = a0, rc = rc, k12_8 = k12_8, clkinc = clkinc, rddata = rds); u2 : addr_cnt port map (clkinc = clkinc, cntclr = cntclr, wraddr = wraddr); u3 : adram port map (data = rds, wraddress = wraddr, rdaddress = rdaddr, wren = 1, q = rddata);end one;