基于FPGA的PWM发生器的研究与设计DOCWord文件下载.docx

1、直接数字频率合成；现场可编程门阵列1. PWM发生器的现状及发展从信号的产生方法来说，工程上常见的PWM波产生方法有：1三角波比较法三角波比较法根据三角载波与正弦调制波的交点来确定逆变器功率开关器件的开关时刻，可以由模拟电子电路、数字电子电路或专用大规模集成电路芯片等硬件实现，也可以用微型计算机通过软件生成SPWM。2滞环比较法该方法较多应用于电流跟踪控制。此法的优点是硬件电路简单，属于实时控制方式，反应快，不用载波，输出中不含特定频率谐波分量。其不足之处是检测信号的传感器必须是具有宽频带的高性能传感器3空间电压矢量法空间电压矢量法（SVPWM）也叫磁通正弦PWM法。它以三相对称正弦波电压供电

2、时交流电动机的理想磁通圆为基准，用逆变器不同的开关模式所产生实际磁通去逼近基准圆磁通，由它们的比较结果决定逆变器的开关，形成PWM波形。4单周控制法单周控制法作为一种新型非线性控制技术提出，它可应用于PWM控制、软开关等。这种方法的基本思想是在每个周期内强迫开关变量的平均值与控制参考量相等或成比例。从PWM信号发生器设计方法的改进和发展来看，可以大致分为三个阶段：1基于分立器件的阶段在这一阶段，受器件生产工艺、集成度和计算机应用水平的影响，PWM发生器的设计方法主要采用电阻、电容、晶体管电路完成，模拟电子技术的应用占主导地位，PWM信号的产生主要由分立元件组成的控制电路完成。2基于控制器的阶段

3、二十世纪七十年代以后，随着芯片制造水平和软件应用技术的提高，PWM发生器的设计越来越多地采用基于控制器的方法来实现。在这里把微控制器（主要指各类单片机）、数字信号处理器（DSP）、工业控制计算机等笼统称为控制器，其中单片机是应用非常广泛的控制器之一。但单片机由于本身结构所引起的运行速度慢、无法提供更高的时钟频率等缺点制约了PWM波形信号的精度和频率。即便是采用DSP作为控制器，系统的运行速度虽然会得到很大的提高，但对于高频的PWM信号仍然难以完成，而且对于用任意波形来调制产生PWM波形难度也比较大。3基于全数字化设计方法的阶段EDA技术被誉为二十一世纪的十大技术之一。PWM信号发生电路以及其它

4、电路的设计越来越多地采用基于大规模可编程逻辑器件的设计方法，其中基于现场可编程门阵列（FPGA）和复杂可编程逻辑器件（CPLD）这两大类器件的设计成为主流。依靠PLD器件所提供的高频时钟和丰富的可编程资源，PWM信号发生器主体电路可完全在一片器件内部完成，提高了系统的集成度和抗干扰能力，降低了功耗和成本，同时也能非常容易地实现用任意波形（可以在PLD内部实现DDS电路）来调制产生PWM信号，信号的输出频率也能达到很高。2. 相关技术与工具介绍2.1 技术简介2.1.1 DDS技术DDS技术是建立在采样定理础上的。DDS的关键部分是相幅转换部分，根据相幅转换方式的不同，DDS大致分为两类。ROM

5、查询表法：ROM中存储有不同相位对应的幅度值，相位累加器输出的相位值寻址ROM，ROM输出对应的幅度序列，实现相幅转换。计算法：对相位累加器输出的相位值通过数学计算的方法得到对应的幅度值，实现相幅转换。基于ROM查询表法的DDS电路设计十分常用，电路一般由相位累加器、移相累加器、ROM波形表存储器组成。其工作原理是：由相位累加器完成相位地址的累加，累加的一方是相位每次变化的长度，另一方是累加器上一次输出结果的反馈值。相位累加器的输出一方面反馈到输入端作为下一次累计的一个输入，另一方面根据需要进行合理的截断，将截断后的地址送入移相累加器；移相累加器的主要作用是根据需要改变波形的初始相位，累加的一

6、方是改变初始相位的数据，另一方是相位累加器截断后的输出。移相累加器的输出作为地址寻址ROM波形表存储器，查询并输出对应的波形幅值数据。设DDS输出波形的频率为，采样时钟的频率为，相位累加器的位数为N，相位地址每次变化的长度为M。DDS技术的核心思想就是相位地址到波形幅度的映射。M为相位地址的步进值，每累加一次M，相位地址就发生变化，寻址存储器所得到的波形幅度的值也就不同。M取值越大，步进的速度越快，被采样波形发生改变的速度也就越快，因此波形的输出频率也就越高。由此可知，取决于三个因素：每次相位步进的长度M，即相位增加或累积的相位间隔，称之为频率控制字；系统采样频率，一般用系统时钟来充当；相位地

7、址的二进制位数，也即相位累加器的位数N。三者存在如下关系：一个系统正常工作时，其系统时钟频率固定不变，其它部分工作所需时钟频率可通过对系统时钟分频得到，所以在DDS电路中决定输出波形频率等参数的主要因素是频率控制字M和相位累加器的位数N。2.1.2 PWM技术PWM控制技术的理论基础源于控制理论中的一个重要结论，其一般表述为：冲量相等但形状不同的窄脉冲加在具有惯性的环节上效果基本相同。冲量即指窄脉冲的面积。这里所说的效果基本相同，是指环节的输出响应波形基本相同。低频段非常接近，仅在高频段略有差异。如图2-1 a）、b）、c）、d）所示，将形状不同而冲量相同的电压窄脉冲作为输入加在惯性环节R-L

8、电路上，如图2-2 a）所示。i（t）为电路的输出，图2-2 b）给出了不同窄脉冲时i（t）的响应波形。从波形可以看出，在i（t）的上升段，脉冲形状不同时i（t）的形状也略有不同，但其下降段则几乎完全相同。脉冲越窄，各i（t）波形的差异也越小。如果周期性地施加上述脉冲，则响应i（t）也是周期性的。用傅里叶级数分解后将可看出，各i（t）在低频段的特性将非常接近，仅在高频段有所不同。简单来说，这种控制技术的本质是“等效”，即只要窄脉冲所围成的面积相等，则系统的响应或者输出波形的形状基本相同。PWM控制技术就是对半导体开关器件的导通和关断进行控制，使输出端得到一系列幅值相等而宽度不相等的脉冲，用这些

9、脉冲来代替正弦波或其他所需要的波形。2.2 工具软件2.2.1 Quartus II开发平台Quartus II是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设

10、计流程的各个阶段使用熟悉的第三方EDA工具。2.2.2 ModelSim仿真软件Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。2.2.3 波形数据生成器由于本文采用的是DDS技术来生成PWM波形，因此需事先生成所需的波形数据文件，这里采用康欣电子科技有限公司所编写的Mif

11、 Maker波形数据生成器来将任意波形数字化，将波形的幅值和相位信息存入mif文件中。3. FPGA的模块设计3.1 DDS模块设计DDS电路的主要任务是对波形数据存储器进行寻址和合成，由DDS的实现原理可知，相位累加器（Phase Accumulator）是DDS电路设计的关键之一。相位地址的改变可以通过加法运算来完成，因此这部分主要是加法器电路的设计。一轮累加结束，即加法器产生溢出时的频率就是输出波形的频率。以正弦波为例，首先用前述的波形生成器生成所需的波形数据，生成相位宽度为10位，波形的位深为1024位，初始相位为0的正弦波，并采用有符号十进制格式进行存储（如图1）。三角波也采用相同的

12、方式生成。图1之后按照所生成的波形数据设定波形存储器的地址宽度为10，数据长度为1024，并将之前所生成的波形文件导入波形存储器中（如图2）。图2本设计运用DDS的思想并将其简化，考虑到FPGA可编程的特点，省去移向累加器，将10位加法计数器作为相位累加器与波形存储器直接相连进行相位寻址（如图3）。当需要改变波形相位时只需改变波形数据的初始相位即可，使得电路的复杂程度大大降低，节省FPGA芯片资源。由于加法计数在每个时钟周期每次加1，因此该设计的频率控制字为1，根据上文的公式可知，输出波形的频率为，即只与时钟频率有关，通过调节时钟频率即可调节输出波形的频率。图33.2 时钟模块设计显而易见，载

13、波和调制波的时钟频率不同，若直接采用外部信号输入则需要提供两个频率不同的时钟信号，由于该设计的载波和调制波的频率只由时钟频率决定，所以需要改变波形频率时就必须改变外部时钟频率，这就带来了不小的麻烦，并且外部时钟信号较难达到极高的频率。该FPGA芯片中自带2个pll，即锁相环，本设计中采用锁相环来为两个相位累加器和波形数据存储器提供时钟信号，该锁相环的输入时钟信号频率选定为20MHz，如此只需向该芯片提供一个固定的时钟信号即可（如图4）。图4当该发生器需要调整载波和调制波的频率时，只需改变锁相环的分频数或倍频数即可实现，同时也可轻易的改变两个时钟信号的占空比（如图5）。图53.3 数字比较器设计

14、本设计采用的是比较法来生成PWM波，因此只需使用比较器比较三角波和正弦波的幅值，当正弦波幅值小于等于三角波幅值时，比较器输出高电平，当正弦波幅值大于三角波幅值时则输出低电平，由此即得到了PWM波。由于波形数据采用的是有符号十进制存储，正弦波与三角波幅值有正有负，因此比较器设定的是带符号比较（如图6）。图64. 设计仿真将所设计的各个模块连接起来之后，开始进行编译，编译通过后软件会生成vho文件，打开ModelSim软件，新建一个工程，将刚刚生成的文件添加到该工程中，然后进行编译，将编译得到的库文件进行仿真后，将所需观察的管脚拖入波形窗口中（如图7）。图7由于锁相环的时钟频率为20MHz，所以将

15、外部时钟信号的周期设定为50ns，开始运行仿真。等待一段时间后得到仿真波形（如图8）。图85. 总结本设计优点在于集成度高，全数字化，以往的PWM发生器采用DSP、单片机等作为载波或调制波发生器，FPGA只作为A/D转换及比较模块，这增加了系统的复杂性，同时存在着较多时序上的问题，也很大程度上浪费了FPGA的内部资源。本设计将波形的产生全部集成于FPGA内部，大大提高了芯片的利用率，也减少了各个模块之间的时序问题。由于FPGA可再编程，因此可以较容易的通过改变各个模块参数及波形数据来改变PWM波。与此同时，该设计也存在一些不足之处。虽然载波与调制波是双极性的，但由于比较器只能输出0、1两个电平，因此无法实现双极性输出，可能需要外部电路进行修正。FPGA的数字信号电压较低，无法直接驱动外部电路，因此还需设计一个驱动电路与之相连。由于FPGA开发软件是在全数字环境下进行的，因此无法进行模拟电路的设计与仿真，也无法与其他模拟电路的仿真软件进行联合仿真，只能用实际电路来验证，因此该设计在实际应用上还存在一定差距。