电子信息工程求职时笔试面试题Word格式文档下载.docx

1、在放大电路中，由于晶体管结电容的存在常常会使放大电路频率响应的高频段不理想，为了解决这一问题，常用的方法就是在电路中引入负反馈。然后，负反馈的引入又引入了新的问题，那就是负反馈电路会出现自激震荡现象，所以为了使放大电路能够正常稳定工作，必须对放大电路进行频率补偿。频率补偿的方法可以分为超前补偿和滞后补偿，主要是通过接入一些阻容元件来改变放大电路的开环增益在高频段的相频特性，目前使用最多的就是锁相环。7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。频率响应通常亦称频率特性，频率响应或频率特性是衡量放大电路对不同频率输入信号适应能力的一项技术指标。实质上，频率响应就是指放大器的增益

2、与频率的关系。通常讲一个好的放大器，不但要有足够的放大倍数，而且要有良好的保真性能 ，即：放大器的非线性失真要小，放大器的频率响应要好。“好”：指放大器对不同频率的信号要有同等的放大。之所以放大器具有频率响应问题，原因有二：一是实际放大的信号频率不是单一的；二是放大器具有电抗元件和电抗因素。由于放大电 路中存在电抗元件（如管子的极间电容，电路的负载电容、分布电容、耦合电容、射极旁路电容等），使得放大器可能对不同频率信号分量的放大倍数和相移不同。如放大电路对不同频率信号的幅值放大不同，就会引起幅度失真；如放大电路对不同频率信号产生的相移不同就会引起相位失真。幅度失真和相位失真总称为频率失真，由于

3、此失真是由电路的线性电抗元件（电阻、电容、电感等）引起的，故不称为线性失真。为实现信号不失真放大所以要需研究放大器的频率响应。2）答案 由于放大器件本身具有极间电容，以及放大电路中有时存在电抗性元件，所以，当输入不同频率信号时，电路的放大倍数将成 为频率的函数，这个特性就是频率特性或者频率响应。分为幅频特性和相频特性。 改变频响曲线就是改变其幅度和相位响应，可以通过外加RC，LC网络来改变其幅频特性和相频特性8、给出一个差分运放，如何相位补偿，并画补偿后的波特图。（凹凸）一般对于两级或者多级的运放才需要补偿。一般采用密勒补偿。例如两级的全差分运放和两级的双端输入单端输出的运放，都可以采用密勒补

4、偿，在第二级（输出级）进行补偿。区别在于：对于全差分运放，两个输出级都要进行补偿，而对于单端输出的两级运放，只要一个密勒补偿。9、什么是零点漂移？怎样抑制零点漂移？零点漂移，就是指放大电路的输入端短路时，输出端还有缓慢变化的电压产生，即输出电压偏离原来的起始点而上下漂动。抑制零点漂移的方法一般有：采用恒温措施；补偿法（采用热敏元件来抵消放大管的变化或采用特性相同的放大管构成差分放大电路）；采用直流负反馈稳定静态工作点；在各级之间采用阻容耦合或者采用特殊设计的调制解调式直流放大器等。10、射极跟随器射极跟随器（又称射极输出器，简称射随器或跟随器）是一种共集接法的电路（见下图a），它从基极输入信号

5、，从射极输出信号。它具有高输入阻抗、低输出阻抗、输入信号与输出信号相位相同的特点。射随器的主要指标及其计算：1、输入阻抗从上图（b）电路中，从1、1端往右边看的输入阻抗为：Ri=Ui/Ib=rbe+（1+）ReL式中：ReL=Re/RL,rbe是晶体管的输入电阻，对低频小功率管其值为：rbe=300+（1+）（26毫伏）/（Ie毫伏）在上图（b）电路中，若从b、b端往右看的输入阻抗为Ri=Ui/Ii=Rb/Rio.由上式可见，射随器的输入阻抗要比一般共射极电路的输入阻抗rbe高（1+）倍。2、输出阻抗将Es=0,从上图（C）的e、e往左看的输出阻抗为：Ro=Uo/Ui=（rbe+Rsb）/（1

6、+）,式中Rs=Rs/Rb,若从输出端0、0往左看的输出阻抗为Ro=Ro/Reo3、电压放大倍数根据上图（b）等效电路求得：Kv=Uo/Ui=（1+）Rel/Rbe+（1+）Rel,式中：Rel=Re/RL,当（1+）Relrbe时，Kv=1,通常Kv=0.7VDD,Vil=0.9VDD,Vol=0.1VDD，ttl的为:=2.0v,Vil=0.8v;=2.4v,Vol=0.4v. 用cmos可直接驱动ttl;加上拉电阻后,ttl可驱动cmos. 20、如何解决亚稳态？亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何

7、时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。解决方法:1 降低系统时钟频率 2 用反应更快的FF 3 引入同步机制,防止亚稳态传播 4 改善时钟质量,用边沿变化快速的时钟信号 关键是器件使用比较好的工艺和时钟周期的裕量要大.21、 IC设计中同步复位与异步复位的区别。同步复位，就是当复位信号有效且在给定的时钟边沿到来时，触发器才被复位。换一句话说，即使复位信号有效，如果时钟脉冲边沿未到来，触发器也不会复位。异步复位则不同，一旦复位信号有效，触发器就立即复位。异步复位对复位信号

8、要求比较高,不能有毛刺,如果其与时钟关系不确定,也可能出现亚稳态.22、 MOORE与MEELEY状态机的特征。两种典型的状态机是摩尔（Moore）状态机和米立（Mealy）状态机。摩尔有限状态机输出只与当前状态有关，与输入信号的当前值无关，是严格的现态函数。在时钟脉冲的有效边沿作用后的有限个门延后，输出达到稳定值。即使在时钟周期内输入信号发生变化，输出也会保持稳定不变。从时序上看，Moore状态机属于同步输出状态机。Moore有限状态机最重要的特点就是将输入与输出信号隔离开来。Mealy状态机的输出是现态和所有输入的函数，随输入变化而随时发生变化。从时序上看，Mealy状态机属于异步输出状态

9、机，它不依赖于时钟。23、多时域设计中,如何处理信号跨时域.（南山之桥） 不同的时钟域之间信号通信时需要进行同步处理,这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响,其中对于单个控制信号可以用两级同步器,如电平、边沿检测和脉冲,对多位信号可以用FIFO,双口RAM,握手信号等.跨时域的信号要经过同步器同步,防止亚稳态传播.例如:时钟域1中的一个信号,要送到时钟域2,那么在这个信号送到时钟域2之前,要先经过时钟域2的同步器同步后,才能进入时钟域2.这个同步器就是两级d触发器,其时钟为时钟域2的时钟.这样做是怕时钟域1中的这个信号,可能不满足时钟域2中触发器的建立保持时间,而产生

10、亚稳态,因为它们之间没有必然关系,是异步的.这样做只能防止亚稳态传播,但不能保证采进来的数据的正确性.所以通常只同步很少位数的信号.比如控制信号,或地址.当同步的是地址时,一般该地址应采用格雷码,因为格雷码每次只变一位,相当于每次只有一个同步器在起作用,这样可以降低出错概率,象异步FIFO的设计中,比较读写地址的大小时,就是用这种方法.如果两个时钟域之间传送大量的数据,可以用异步FIFO来解决问题.24、给了reg的setup,hold时间,求中间组合逻辑的delay范围.（飞利浦-大唐笔试） Delay T+T2max,T3holdT1min+T2min 26、给出某个一般时序电路的图,有T

11、setup,Tdelay,Tck-q,还有 clock的delay,写出决定最大时钟的因素,同时给出表达式.（威盛VIA 2003.11.06 上海笔试试题） T+TclkdealyTsetup+Tco+Tdelay;TholdTclkdelay+Tco+Tdelay;27、说说静态、动态时序模拟的优缺点.（威盛VIA 2003.11.06 上海笔试试题） 静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径,计算信号在这些路径上的传播延时,检查信号的建立和保持时间是否满足时序要求,通过对最大路径延时和最小路径延时的分析,找出违背时序约束的错误.它不需要输入向量就能穷尽所有的路径,

12、且运行速度很快、占用内存较少,不仅可以对芯片设计进行全面的时序功能检查,而且还可利用时序分析的结果来优化设计,因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中. 动态时序模拟就是通常的仿真,因为不可能产生完备的测试向量,覆盖门级网表中的每一条路径.因此在动态时序分析中,无法暴露一些路径上可能存在的时序问题;28、一个四级的Mux,其中第二级信号为关键信号 如何改善timing.（威盛VIA 2003.11.06 上海笔试试题） 关键:将第二级信号放到最后输出一级输出,同时注意修改片选信号,保证其优先级未被修改. 29、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问

13、给出输入,使得输出依赖于关键路径.（未知）30、逻辑方面数字电路的卡诺图化简,时序（同步异步差异）,触发器有几种（区别,优点）,全加器等等.（未知）31、化简F（A,B,C,D）= m（1,3,4,5,10,11,12,13,14,15）的和.（威盛）32、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?和载流子有关,P管是空穴导电,N管电子导电,电子的迁移率大于空穴,同样的电场下,N管的电流大于P管,因此要增大P管的宽长比,使之对称,这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等33、画出NOT,NAND,NOR的符号,真值表,还有transisto

14、r level的电路.（Infineon笔试）34、用mos管搭出一个二输入与非门.（扬智电子笔试）35、画出Y=A*B+C的cmos电路图.（科广试题）36、用逻辑们和cmos电路实现ab+cd.（飞利浦-大唐笔试）37、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。（未知）38、画差放的两个输入管。39、用运算放大器组成一个10倍的放大器。40、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。41、用波形表示D触发器的功能。（扬智电子笔试）42、用传输门和倒向器

15、搭一个边沿触发器。43、用逻辑们画出D触发器。（威盛VIA 2003.11.06上海笔试试题）44、D触发器和D锁存器的区别。（新太硬件面试）45、简述latch和filp-flop的异同。行为级描述中latch一般是由于if或case逻辑表述不完全产生的。异同：1、latch由电平触发，非同步控制。在使能信号有效时latch相当于通路，在使能信号无效时latch保持输出状态。DFF由时钟沿触发，同步控制。2、latch容易产生毛刺（glitch），DFF则不易产生毛刺。3、如果使用门电路来搭建latch和DFF，则latch消耗的门资源比DFF要少，这是latch比DFF优越的地方。所以，在

16、ASIC中使用 latch的集成度比DFF高，但在FPGA中正好相反，因为FPGA中没有标准的latch单元，但有DFF单元，一个LATCH需要多个LE才能实现。4、latch将静态时序分析变得极为复杂。 一般的设计规则是：在绝大多数设计中避免产生latch。它会让您设计的时序完蛋，并且它的隐蔽性很强，非老手不能查出。latch最大的危害在于不能过滤毛刺。这对于下一级电路是极其危险的。所以，只要能用D触发器的地方，就不用latch。有些地方没有时钟，也只能用latch了。比如现在用一个clk接到latch的使能端（假设是高电平使能）,这样需要的setup时间，就是数据在时钟的下降沿之前需要的时

17、间，但是如果是一个DFF，那么setup时间就是在时钟的上升沿需要的时间。这就说明如果数据晚于控制信号的情况下，只能用 latch,这种情况就是，前面所提到的latch timing borrow。基本上相当于借了一个高电平时间。也就是说，latch借的时间也是有限的。DFF（D type flip-flop） 中文意思： D类型触发器，它是在时钟信号作用下，输出结果根据D的状态而改变。_单片机、MCU、计算机原理1、简单描述一个单片机系统的主要组成模块，并说明各模块之间的数据流流向和控制流流向。简述单片机应用系统的设计原则。（仕兰微面试题目）2、画出8031与2716（2K*8ROM）的连线

18、图，要求采用三-八译码器，8031的P2.5,P2.4和P2 .3参加译码，基本地址范围为3000H-3FFFH。该2716有没有重叠地址？根据是什么？若有，则写出每片2716的重叠地址范围。3、用8051设计一个带一个8*16键盘加驱动八个数码管（共阳）的原理图。4、PCI总线的含义是什么？PCI总线的主要特点是什么？5、中断的概念？简述中断的过程。6、如单片机中断几个/类型，编中断程序注意什么问题；7、要用一个开环脉冲调速系统来控制直流电动机的转速，程序由8051完成。简单原理如下：由P3.4输出脉冲的占空比来控制转速，占空比越大，转速越快；而占空比由K7-K0八个开关来设置，直接与P1口相连（开关拨到下方时为0，拨到上方时为1，组成一个八位二进制数N），要求占空比为N/256。下面程序用计数法来实现这一功能，请将空余部分添完整。MOV P1，#0FFHLOOP1：MOV R4，#0FFH-MOV R3，#00HLOOP2：MOV A，P1SUBB A，R3JNZ SKP1S