第六章DSP应用系统设计.docx

1、第六章 DSP应用系统设计第六章 DP应用系统设计一、时钟基础知识 晶体(Ctal）晶体谐振器的简称，是一种压电石英晶体器件，具有一个固有的谐振频率，在恰当的激励作用下,以其固有频率振荡。 振荡电路(Oillto)为晶体提供激励和检测的电路 晶振(Cystscillor)将晶体、振荡器和负载电容集成在一起，其输出直接为一方波时钟信号。 锁相环电路PL（Phseocked Loop）用于对输入时钟信号进行分频或倍频的电路晶体哪些器件需要时钟 DSP CPU时钟 EI时钟(仅C5x和C60系列DSP) 串行通信器件 RT US 音频/视频器件 Aio Codec器件 Veo Dcer和Encoer

2、器件 器件的时钟选项 大多数器件片内均包含振荡电路,只需外加晶体和2个负载电容即可产生所需的时钟信号。也可禁止片内振荡电路，直接由外部提供时钟信号 I DSP更提供多种灵活的时钟选项： 片内片外振荡器 片内PLL PLL分频/倍频系数可由硬件/软件配置不同的D时钟可配置的能力可能不同,使用前应参考各自的数据手册4.时钟电路.由晶体内部振荡器产生ntenal sillator 优点：电路简单：只需晶体+2个电容 价格便宜，占地小时钟信号电平自然满足要求 缺点： 驱动能力差，不能同时供给其他器件使用频率范围小：2KHz6MHz 注意事项: 负载电容：配置正确的负载电容 C000、550等DS无O.

3、由晶振（Osllator)产生 优点：电路简单 占地小频率范围宽:1MHz00z 驱动能力强:可提供多个器件使用 缺点：成本较高频率生产时已确定，多个独立的时钟需要多个晶振 注意事项： 使用时要注意时钟信号电平,一般为5V或.3V,要求1.V电平的时钟不能选用,如VC5401、VC542、509和281xc由可编程时钟芯片产生 优点:电路简单、占地小:可编程时钟芯片晶体+2个外部电容多个时钟输出,可产生特殊的频率值，适合于多时钟源的系统 驱动能力强:可提供多个器件使用频率范围宽:最大可达200Hz 缺点：成本较高,但对于多时钟源系统来说，总体成本较低 注意事项:输出时钟信号电平一般为5V或3.

4、3V 常用器件： C22381(个独立的L、3个时钟输出引脚)$1.4 CY21A(1个PLL、个时钟输出引脚）5、时钟信号电气指标 频率 信号电平 时钟上升时间和下降时间 高低电平脉冲宽度 占空比 驱动能力时钟电路选择原则 系统中要求多个不同频率的时钟信号时，首选可编程时钟芯片 单一时钟信号时,选择晶体时钟电路 多个同频时钟信号时,选择晶振 尽量使用DSP片内的PLL,降低片外时钟频率，提高系统的稳定性 C600、C510、C59A、541、542、542和C544等DS片内无振荡电路,不能用晶体时钟电路 VC540、V542、C0和F81x等DSP时钟信号的电平为8V，建议采用晶体时钟电路

5、7.时钟电路设计注意事项 用被动元件滤波方式给时钟电路供电,供电电源加0100F钽电容旁路,每个电源引脚加0.010.1F瓷片电容去耦 晶振、负载电容、PL滤波器等应尽可能靠近时钟器件 在靠近时钟源的地方串接050端接电阻,以提高时钟波形的质量二、复位电路1.复位信号的作用2.需要复位信号的电路DSP 存储器 外围接口芯片 可编程逻辑芯片 3.典型SP复位电路简单的RC电路复位芯片：如TS305, TP38， IMP811/82三、电源设计1DS系统需要的电源种类 DSP上有5类典型电源引脚: CPU内核（CRE）电源引脚 V=1.2 19I/电源引脚PLL电路电源引脚 lsh编程电源引脚(仅

6、C200系列DSP有）模拟电路电源引脚(仅20、C55系列DSP有）2.数字电源和模拟电源.电源滤波 旁路电容起电荷池的作用,以减少电源上的噪声 大容量电容用电解电容或陶瓷电容,小旁路电容一般采用陶瓷电容 通常每个电源引脚加一个旁路电容，以平滑电源的波动 滤波电容器引脚越短越好4供电方案及器件选型5上电次序a.CPU内核先于I/上电,后于I/O掉电bU内核与I/O供电应尽可能同时,二者时间相差不能太长(一般不能1s,否则会影响器件的寿命或损坏器件）。为了保护DSP器件,应在CPU内核电源与I/O电源之间加一肖特基二极管6.电源监视与系统监视a.SV:电源电压监视器件b.主要功能:监测电源电压，

7、当不满足要求时,产生复位信号c.辅助功能：上电复位、手动复位、看门狗电路7.常用的SV器件 TPS3833：具有电压监测、上电复位、手动复位和看门狗电路 TPS3809K33：仅有电压监测和上电复位功能8.电源电路实例 F2812 DSK四、存储器设计1异步存储器接口 SRA、ash、NvM 许多模拟数字I/O也采用异步存储器接口形式2同步存储器接口 同步静态存储器：SBSRAM、TSRAM 同步动态存储器：SDAM 同步IID外部存储器接口存储器类型C200C54C55C62C64异步存储器SBSRAMBTSAA同步FIFO数据宽度163218168163281632643.LF247存储器

8、接口L207A的外部数据存储器空间为8000FFF,共B电路说明:a2407A的外部程序存储器和数据存储器共用同一片SAMb外部程序存储器的地址空间为000FFHc外部数据存储器的地址空间为800FFHdSRAM必需用33V电压供电e要注意R的速度等级,一般选1ns为好。f使用中要注意程序空间的重叠问题五、I口设计和电平转换1.利用DSP本身的I口资源特点：充分利用了系统资源例:LF27IO,XFEVA,EVSCAPIAD (用模拟输入判断数字电平)2CLD扩展IO口特点:系统芯片少,保密性强3利用小规模逻辑芯片扩展输入：L44，74LVC16244输出:4LVTH73 4.可编程逻辑器件在D

9、P应用系统设计中的应用为什么需要可编程逻辑电路？有许多复杂的时序逻辑用普通的门电路无法实现利用可编程逻辑电路设计可降低成本、减小体积和系统功耗可以提高系统设计的灵活性可有效提高产品的技术保密性怎样使用可编程逻辑电路?功能设计：利用专门的工具软件如VHD、VRILOJIC HDL、ABEL等设计系统功能。性能仿真:利用逻辑仿真软件对输入/输出波形进行波形分析和仿真测试,测试精度可达0.n。芯片编程：利用专用工具将设计代码下载到可编程逻辑器件中。怎样选择可编程逻辑电路?常用的可编程逻辑电路有如下几种类型:FPA 现场可编程逻辑器件,可达100万门(gate)CLD 复杂可变程器件,1000门 几万

10、门AL - 通用阵列逻辑,100门以下PAL 可编程阵列逻辑，1000门以下主要的供货厂商：XINLNX ALTE Actel Lattic tmelCPRS 六、电平转换1.为什么需要电平变换 DP系统中难免存在/3.3V混合供电现象 /O为3.3V供电的DSP,其输入信号电平不允许超过电源电压3.3V 5V器件输出信号高电平可达4.V 长时间超常工作会损坏SP器件 输出信号电平一般无需变换2.电平变换的方法： 总线收发器（usTrasceiver）：v 常用器件： SN4LTH24A（8位)、SN4LVTH16245（16位)v 特点：3.V供电，需进行方向控制,延迟：.n,驱动:32/4

11、mA,输入容限：5Vv 应用:数据、地址和控制总线的驱动 总线开关(us Swih）v 常用器件:SN74CBTD38（10位)、SN74CBT11（20位)v 特点：V供电，无需方向控制，延迟：0.25ns,驱动能力不增加v 应用:适用于信号方向灵活、且负载单一的应用，如MSP等外设信号的电平变换 2选1切换器（1f Multiplexr）v 常用器件：SN74CBT3257（4位)、SN74CT622（12位)v 特点：实现2选1,5V供电,无需方向控制，延迟：0.25ns,驱动能力不增加v 应用：适用于多路切换信号、且要进行电平变换的应用，如双路复用的SP CDv 3.3供电，但输入容限

12、为5V，并且延迟较大：7ns，适用于少量的对延迟要求不高的输入信号 电阻分压v K和20串联分压,5V20(0+0)33V七、人机接口1键盘设计简单按键行列式键盘2显示器设计LD、LC七段数码管点阵式液晶显示器图像显示器：CT LCD LDVD（荧光真空管显示器)八、通信接口设计:SPI 特点：I2 CAN UART SB 5509 DSP片内集成有US11功能 外部扩展USB器件 US器件按传输速率分为:v 低速:1.5Mpsv 全速：12Mbps(S1.1）v 高速:8Mbs(USB2.0) US接口组成:v UB发生器：实现B的电气连接(物理层）v UB串行接口引擎SE：实现USB底层通

13、信协议(链路层）v 微处理器：编程实现各种应用(应用层) 新设计的DS系统一般选用UB2.0 Cyrss公司是全球最大的USB接口器件的供应商，其产品系列最全,开发最方便 Cyprs公司U2.器件按实现的功能可分为v USB收发器：链路层和应用层全由与之配合的处理器实现7C800v S智能引擎:USB收发器+SIE,与之配合的处理器只需实现应用层C7C6801v USB控制器:U收发器SIE+MCU，与之配合的处理器只需与MCU进行数据交换CY603 DSP系统中一般选用US智能引擎或SB控制器14(firewie）：用于视频音频接口Ehene（网络） 九、A/D /1通用AD、D/ADS应用

14、系统中一般采用速度较高的A、D/A芯片,2专用/、D/A视频编解码芯片：S11A，SAA712, AD77CD/CIS专用数据采集芯片：A948十、功率接口设计电机驱动:主要是C2000系列十一、P接口1HP概念 什么是HI Host-Port Intface的缩写,即主机接口,是一种高速、异步并行接口(8/162位） 外部主处理器通过HI接口可以高速访问DSP的局部或全部存储空间 HPI接口是以主处理器为主，DSP为从的主-从结构 DSP中设置PI接口的目的 为主从结构的多处理器系统提供简单、方便、廉价的信息交换平台 传统的双处理器接口 异步/同步串口:速度慢 双端口M:成本高,局部存储空间

15、,信息量有限 双向FIO:成本高，受FFO深度限制,信息量有限 能与何种类型的主处理器直接接口 数据/地址分时复用的主处理器 数据/地址独立的主处理器 读写控制独立的主处理器 读/写控制复合的主处理器2HPI接口信号 数据: HD:0：n=7、15、31，即数据总线宽度为8/632位 地址： CNTL:用于选择3个寄存器HIA、HPID和P HHIL/HBIL：当HP数据总线宽度是S数据总线宽度的一半时,用于指示前、后次传输,如果总线宽度相同时,无此信号 HR/W:用于指示HPI传输的方向 控制: HDS2:1#、HS：数据选通 HS#:地址锁存 握手: RDY：HPI接口数据就绪信号 HIN

16、T#:SP请求主机中断信号3.HPI接口时序 AS信号 用HAS信号时,HAS#信号应先于HDS2:1#、HS#有效，其下降沿用于锁存HCNTL1:0、WILIL和HR/W#信号 不用AS#信号时,应将其固定接高电平“1” HDS2：1、CS# 组合产生内部选通信号HSTROE# 不用AS信号时,CNL1:0、HH/HBIL和W#信号由HTOE的下降沿锁存 当H#为高，即读HPI时，HR的下降沿初试化读操作 当HR/W#为低,即写HI写,HSTROB#的上升沿初试化写操作4.HPI接口配置 TI DSP中只有500和60系列DSP中有HPI接口 C54x系列SP：位HI接口 5x系列DSP：1

17、6位HPI接口 C62xC7x系列DSP：1位PI接口 64x系列P:32位HPI接口 P接口的数据总线可配置为通用的/O口十二、电磁兼容性设计（EMC）1磁兼容性的基本概念MC: letromagnec CompailityEMC要解决的问题:骚扰源是什么？耦合路径是什么？敏感电路是什么？解决方法是什么?2典型的MC设计手段 屏蔽:屏蔽盒 屏蔽线 滤波：电源滤波 信号滤波（模拟，数字） 隔离：在信号通道上实现 隔离放大器 光电隔离器 无线收发器 B设计方案: 电路方案选择：模拟 S数字 信号传输模式:单端传送 S232差分传送 -48 元器件选择:模拟器件：带宽 适用即可CMRR ，SRR

18、越高抑制干扰能力越强数字器件:工作频率(/T)适用即可噪声容限 优选CO器件 地线设计：接地点 低频点、高频面接地信号环路 尽量减小环路面积 布线优化设计十三、信号完整性设计信号完整性（igna Irity）:指信号在传输线上的传输质量信号频率 F = 1/(T） Tr 3s F 106Mhz影响信号完整性的主要原因:反射(rflecton）串扰（ crotalk ）过冲（overhot )下冲( uersho )S设计中要注意的问题：1电子器件的工作速度不是越高越好2要注意传输线的阻抗匹配3高速信号线要尽量的短,并且长度要保持一致4PB设计中尽量减小串扰十四、时序设计参照数据手册（L207A

19、）十五、BOT接口设计1什么是BOT技术2什么DSP中要采用BOO技术十六、DM功能的应用参照数据和用户手册十七、硬件设计时应注意的其它问题1.未用的输入输出引脚的处理 未用的输入引脚不能悬空不接,而应将它们上拉或下拉为固定的电平 关键的控制输入引脚,如Rdy、Hod等,应固定接为适当的状态v Ready引脚应固定接为有效状态v Hold引脚应固定接为无效状态 无连接(N)和保留（S）引脚v NC引脚:除非特殊说明，这些引脚悬空不接v SV引脚:应根据数据手册具体决定接还是不接 非关键的输入引脚v 将它们上拉或下拉为固定的电平，以降低功耗 未用的输出引脚可以悬空不接 未用的/引脚 如果缺省状态为输入引脚，则作为非关键的输入引脚处理，上拉或下拉为固定的电平 如果缺省状态为输出引脚，则可以悬空不接2.特殊的逻辑用PLD实现 高集成度、高可靠性 时序关系整齐,延迟一致 易于修改,易于实现复杂的组合或时序逻辑3测试点读/写控制、时钟、电源、地等重要信号应加测试点,或连接至连接器、或逻辑分析仪插头上，方便今后的硬件调试。.提供手动复位开关，方便今后的硬件调试。