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1、PCI学习心得PCI学习记录2013-11-4PCI 总线是33MHz 。32 位同步复用总线。其地址和数据线引脚是AD31AD0 。 PCI的工作频率为PCI9054 通过有效 LHOLD来申请本地总线。 当 LHOLD和 LHOLDA被有效时它就获得了本地总线。本地总线周期可以是 Single 周期或突发周期。 BLAST#信号被用于决定是一个 Single 周期被执行还是一个突发周期被执行。PCI9054 是一个 PCI 总线 Target 和一个本地总线 Master一 PCI 总线特性1.PCI总线特点达(1) 传输速率高 最大数据传输率为 132MB/s ，当数据宽度升级到 64

2、位，数据传输率可264MB/s 。这是其他总线难以比拟的。它大大缓解了数据 I/O 瓶颈，使高性能 CPU 的功能得以充分发挥，适应高速设备数据传输的需要。(2)多总线共存 采用 PCI 总线可在一个系统中让多种总线共存， 容纳不同速度的设备一起工作。通过 HOST-PCI 桥接组件芯片， 使 CPU 总线和 PCI 总线桥接； 通过 PCI-ISA/EISA桥接组件芯片，将 PCI 总线与 ISA/EISA 总线桥接，构成一个分层次的多总线系统。高速设备从ISA/EISA总线卸下来，移到PCI总线上，低速设备仍可挂在ISA/EISA总线上，继承原有资源，扩大了系统的兼容性。(3) 独立于CP

3、U PCI总线不依附于某一具体处理器，即PCI总线支持多种处理器及将来发展的新处理器，在更改处理器品种时，更换相应的桥接组件即可。(4) 自动识别与配置外设 用户使用方便。(5)并行操作能力。2.PCI 总线的主要性能(1)总线时钟频率 33.3MHz/66.6MHz 。(2)总线宽度32 位 /64 位。(3)最大数据传输率132MB/s(264MB/s) 。(4)支持 64位寻址。(5)适应 5V和 3.3V电源环境。二 PCI 总线信号PCI总线标准所定义的信号线通常分成必需的和可选的两大类。其信号线总数为120 条（包括电源、地、保留引脚等）。其中，必需信号线：主控设备49 条，目标设

4、备47 条。可选信号线：51 条（主要用于64 位扩展、中断请求、高速缓存支持等）。主设备是指取得了总线控制权的设备， 而被主设备选中以进行数据交换的设备称为从设备或目标设备。作为主设备需要 49 条信号线，若作为目标设备，则需要 47 条信号线，可选的信号线有 51 条。利用这些信号线便可以传输数据、地址，实现接口控制、仲裁及系统的功能。 PCI 局部总线信号如下图所示。下面按功能分组进行说明。PCI连接图LD31:0PCIAD31:0LA31:2FIFO数据地址数据复用总线LBE3:0#接C/BE3:0#PCILW/R#缓冲光纤发送9054ADS#TX光电BLAST#转换口IRDY#接RX

5、光纤接收模块TRDY#BIGENDFPGA可READY#编程逻FRAME#插口LINT#DEVSEL#辑阵列LCLKSTOP#槽IDSEL芯PAR#40MREQ#晶振GNT#设INTA#片EECSSERR#串 行PERR#EESKEEPROM计CLKEEDI(93LC56)RST#EEDO2.1 PCI9054接口卡槽信号2.1.1. 系统信号CLK IN ：系统时钟信号，为所有PCI 传输提供时序，对于所有的PCI 设备都是输入信号。其频率最高可达 33MHz/66MHz，这一频率也称为 PCI 的工作频率。 （ PCI 接口卡槽）RST# IN ：复位信号。用来迫使所有PCI 专用的寄存器

6、、定序器和信号转为初始状态。2.1.2. 地址和数据信号AD31 ： 00T/S ：地址、数据复用的信号 。 PCI 总线上地址和数据的传输，必需在FRAME# 有效期间进行。当 FRAME# 有效时的第 1 个时钟 ， AD31 ： 00 上的信号为地址信号，称 地址期 ；当 IRDY# 和 TRDY# 同时有效 时， AD31 ： 00上的信号为数据信号，称数据期 。一个 PCI 总线传输周期包含一个地址期和接着的一个或多个数据期。C/BE3 ： 0# T/S ：总线命令和字节允许复用信号 。在 地址期 ，这 4 条线上 传输的是总线命令 ；在数据期 ，它们 传输的是字节允许信号 ，用来指

7、定在数据期， AD31 ： 00 线上 4 个数据字节中哪些字节为有效数据，以进行传输。PAR T/S ：奇偶校验信号。它通过 AD31 ： 00 和 C/BE3 ： 0进行奇偶校验。主设备为地址周期和写数据周期驱动PAR ，从设备为读数据周期驱动PAR 。2.1.3. 接口控制信号FRAME# S/T/S ：帧周期信号，由主设备驱动。表示一次总线传输的开始和持续时间。当 FRAME# 有效时，预示总线传输的开始 ；在其有效期间， 先传地址，后传数据 ；当 FRAME#撤消 时， 预示总线传输结束 ，并在 IRDY# 有效时进行最后一个数据期的数据传送 。 IRDY# S/T/S ：主设备准备

8、好信号 。IRDY# 要与 TRDY# 联合使用， 当二者同时有效时，数据方能传输，否则，即为未准备好二进入等待周期。在写周期，该信号有效时，表示数据已由主设备提交到 AD31 ： 00 线上；在读周期，该信号有效时，表示主设备已做好接收数据的准备。TRDY# S/T/S ：从设备（被选中的设备）准备好信号 。同样 TRDY# 要与 IRDY# 联合使用，只有二者同时有效，数据才能传输。STOP# S/T/S ：从设备要求主设备停止当前的数据传送的信号。显然，该信号应由从设备发出。LOCK# S/T/S ：锁定信号。当对一个设备进行可能需要多个总线传输周期才能完成的操作时，使用锁定信号 LOC

9、K# ，进行独占性访问。例如，某一设备带有自己的存储器，那么它必需能进行锁定， 以便实现对该存储器的完全独占性访问。 也就是说， 对此设备的操作是排它性的。IDSEL IN ：初始化设备选择信号。在参数配置读 /写传输期间，用作片选信号。DEVSEL# S/T/S ：设备选择信号。 该信号由从设备在识别出地址时发出， 当它有效时，说明总线上有某处的某一设备已被选中，并作为当前访问的从设备。2.1.4. 仲裁信号（只用于总线主控器）REQ# T/S ：总线占用请求信号 。该信号有效表明驱动它的设备要求使用总线。它是一个点到点的信号线，任何主设备都有它自己的 REQ# 信号。GNT# T/S ：总

10、线占用允许信号。该信号有效，表示申请占用总线的设备的请求已获得比准。2.1.5. 错误报告信号PERR# S/T/S ：数据奇偶校验错误报告信号。一个设备只有在响应设备选择信号（DEVSEL# ）和完成数据期之后，才能报告一个 PERR# 。SERR# O/D ：系统错误报告信号。用做报告地址奇偶错、特殊命令序列中的数据奇偶错，以及其他可能引起灾难性后果的系统错误。它可由任何设备发出。2.1.6. 中断信号 在 PCI 总线中，中断是可选项，不一定必须具有。INTA# O/D ：用于请求中断。INTB# O/D 、INTC# O/D 、 INTD# O/D ：用于请求中断，仅对多功能设备有意义

11、。所谓的多功能设备是指： 将几个相互独立的功能集中在一个设备中。 各功能与中断线之间的连接是任意的，没有任何附加限制。2.1.7. 其他可选信号（）高速缓存支持信号： SBO# IN/OUT 、 SDONE IN/OUT（）64 位总线扩展信号： REQ64# S/T/S 、ACK65# S/T/S 、AD63 ：32T/S 、C/BE7 ：4#T/S 、 PAR64 T/S 。（） 测试访问端口 / 边界扫描信号： TCK IN 、TDI IN 、TDO OUT 、TMS IN 、TRST# IN 。2.2 PCI9054 与 LOCAL BUS 的接口2.2.1 连接信号说明硬件电路第三部

12、分是9054与Local端联接。PCI9054芯片Local端用到的部分引脚信号描述如下：LHOLD ：申请使用本地总线，输出信号LHOLDA ：对 LHOLD 应答，输入信号；;ADS ：新的总线访问有效地址的开始，在总线访问BLAST ：表示为总线访问的 last transfer, 输出信号first clock ;设置时，输出信号；LW/R ：高电平表示读操作，低电平表示写操作，输出信号LA ：地址线。LD ：数据线。READY ：表示总线上读数据有效或写数据完成。用以连接;PCI9054等待状态产生器，输入信号。2.2.2 LOCAL 总线上的数据传输PCITarget 单周期写开始

13、时， PCI9054 首先驱动 LHOLD 有效来申请 Local 总线，如果Local 总线空闲，控制模块驱动 LHOLDA 有效将总线控制交给 9054. 接着， PCI9054 将驱ADS （地址锁存信号） 、LW/R （读写信号）、LBE （字节使能信号） 和 LA（地址信号） ，控制模块将对以上信号锁存和译码来确定目标及操作类型。 Local 端写操作的时序吐如图4 8 所示。 在 LOCAL 端，本接口卡选用的存储器为 MOTOROLA 的 MCM6706B（ 328bit ），存储周期为 8ns 。由于是静态 DATA 线和 ADDR 线直接与 MOTOROLA 的 SRAM 的

14、 DAA和ADDR 线进行连接。另外将 9054 的 LW/R 线一分二：一根经过非门，变成负向信号；另一根不变，分别与 SRAM 的 WR 连接和 SRAM 的 RD 连接。2.3 PCI9054 与 EEPROM的接口EEPROM 的作用就是配置PCI9054内部寄存器 .2.3.1 EEPROM 的选择PLX54 推荐的串行 EEPROM可以使用 5V 供电的串行 EEPROM如下所示：（ 1） Fairchild Semicondctor公司的 FM93CS46L ；（ 2） Holtel 公司的 HT93 LC46（把 ORG 引脚拉高以设置成16 位）（ 3） Integrated

15、 Silicon Solution公司的 IS93C46 ；（ 4） Microchip T echnology 公司的 93C46B,83LC46B或 93AA46（把 ORG 引脚拉高以设置成 16 位）（5） Rohm 公司的 BR93LC46; (6 )Seiko 公司的 S 93C46A（ 7）ST Microeletronic 公司的 M93C46 或 M93S46 或其他兼容的串行本课题选用 Microchip Technology 公司的串行 EEPROM 96LC66BEEPROM 。作为 PCI9054的配置存储器。128 x 8 or 64 x 16-bit organi

16、zation (93LC46) 1kByte256 x 8 or 128 x 16-bit organization(93LC56) 2kByte 使用的是这款芯片512 x 8 or 256 x 16-bit organization(93LC66) 4kByte96LC66B 是一个 4K 的低电压串行电可查处 PROM 存储器，用来组成一个 25616 位的存储块。 93LC66B 具有 3 线穿行接口总线功能，并与 Microwire 工业标准兼容。该器件的最低单电源工作电压可到 2.5V ，商用 /工业用温度范围（ 40C to 85C ），具有先进的CMOS 技术。这些都使 93L

17、C66B 成为实现低功耗，非易失性存储器应用系统的理想器件。93LC66B 具有 8 脚 PDIP 封装和表面粘贴 SOIC 封装两种封装形式。2.3 2 EEPROM的接口PCI9054 有四根信号线用于与 EEPROM 的接口： EESK.EEDO.EEDI. 和 EECS ，如表4 1 所示。 串行 EEPROM 也有四根相应的引脚： CS.DI/DO.CLK 。具体介绍如下：（1） CS（2） DI/DODI 与 DO 接到一起与 EEDI 、 EEDO 相接，接一个上拉电组。在复位之后。 PCI9054将会尝试着从 Serial EEPROM 中读取数据。第一个双字将用于标识是否该

18、Serial EEPROM已被编程过，如果全为 1, 则表示为空的 Serial EEPROM ：如果全为 0, 则表示没有 SerialEEPROM 。在这两种情况下 PCI9054 将会使用默认值。等系统起来以后，再用 PLXMON对Serial EEPROM 编程即可。（3） CLK3.3V 的串行 EEPROM 时钟是由 PCI 总线内部时钟分频得到的。 PCI9054 通过内部对 PCI 时钟的 32 分频来产生串行 EEPROM 时钟。 PCI9054 与 EEPROM 的电路连接图如下图所示三、 PCI9054 接口芯片的工作方式选择通过对MODE1:0 的选择（pqfp-pin

19、s157和 156）可以选中三种模式之一，本电路用的C 模式PCI9054 有三种工作模式： M,J,CM 模式，直接为 Motorola 公司的 MPC850 和 MPC860 准备的非复用接口；C模式，地址，数据线不复用；J模式，地址数据线复用。由于 M 模式使用范围比较小， J 模式使用起来控制比较复杂，一般使用 C 模式。3.1 PIN 定义：所有模式AD31:0 （Address and Data ）地址和时钟复用，首先是一个地址段，后面跟着一个或多个数据段，支持突发模式的读写；C/BE3:0# （ Bus Command and Byte Enables ）总线命令和数据使能复用管

20、脚，在 AD 为地址线的时候作为总线命令，在 AD 为数据线的时候作为数据使能；DEVSEL #（ Device Select ）有效的时候表示当前设备被选中，作为输入端口；FRAME# （Cyclone Frame ）由主设备驱动，用来表示当前设备已经开始接入，总线开始传输数据。有效：传输数据。无效：完成最后一个数据的传输；GNT# （Grant ）用来表示当前接入的设备已经被接受；IDSL（Initialization Device Select）在配置寄存器读写的时候用做片选信号；INTA#（ Interrupt A）PCI中断请求；IRDY # （ Initiator Ready）说明

21、当前数据有效，可以并要完成传输；LOCK#（ Lock ）提示有自动操作，需要消耗若干个时钟来完成操作；PAR （ Parity ）作为 AD 和 C/BE 两部分总线的基偶校验，在传输地址的时候 PAR 要在地址传输完毕后一个时钟周期保持稳定。 对于数据段， PAR 要在 IRDY# 或者 TRDY# 有效以后一个时钟周期保持稳定。一旦 PAR 数据有效，将保持有效到当前数据或地址段传输结束；PCLK （Clock）系统时钟，9054工作在33MHz ；PERR#（ Parity Error）用来报告奇偶校验错误，不包括特殊周期；PME#（ Power Management Event）唤醒

22、中断；REQ# （ Request ）请求信号，通知总线判决器，当前设备必须使用总线；RST# （ Reset ）系统复位；SERR# （ System Error ）用来报告特殊周期的奇偶校验错误和其他系统错误；STOP# （ Stop ）要求主系统，停止当前设备的数据传输；TRAY# （ Target Ready ）目标设备准备完毕，可以传输当前数据；BIGEND# （Big Endian Select ）CCS# （Configuration Register Select）低有效的片选信号；EECS （ Serial EEPROM Chip Select）选择串行 EEPROM ； (

23、EEPROM93LC56)EEDI/DDEO （ Serial EEPROM Data In/ Serial EEPROM Data Out）控制串行 EEPROM读写数据； (EEPROM93LC56)EESK （Serial Data Clock ） EEPROM 读写时钟； (EEPROM93LC56)ENUM# （Enumeration）突发输出，用来表示一个使用PCI9054 芯片的适配器刚刚从一个CPI 总线通道里面加入或者移出； (EEPROM 93LC56)LCLK （ Local Processor Clock ）本地时钟输入； (40MHZ)LEDon/LEDin LED

24、控制；LFRAME# （ PCI Buffered FRAME# Signal）指示 PCI 总线的状态；LINT# （ Local Interrupt）本地总线中断 。输入到 9054，低有效，触发一个PCI 中断 。作为输出，等待到一个触发发生；LRESETo# （ Local Bus Reset Out）当 PCI9054 芯片被复位以后，该管脚可以用来驱动其他芯片的 RESET# 信号；MDREQ#/MDPAF/EOT#MODE1:0 （ Bus Mode ）11：M 模式；10：J 模式；01 ：保留； 00：C 模式；(PIN156,PIN157)TEST （ Test Pin ）

25、芯片检测管脚，高为检测，低为工作，平时置低；USERi/BACK0#/LLOCKi# 复用管脚USERo/DREQ0#/LLOCKo# 复用管脚VDD 电源VSS地3.2 C 模式：ADS# Address StrobeOUTPUTBLAST#（ Burst Last）该信号由本地总线控制，表示最后一个字符的传输；OUTPUTBREQi（Bus Request In）本地总线控制，数据从本地总线输入；BREQo（ Bus Request Out） PCI总线控制，数据从PCI总线输出；BTERM# （ Burst Terminate ）作为输入，表示当前突发操作结束，开始下一个突发地址的读写，

26、和 PCI9054 内部的可编程等待状态生成器一起使用。作为输出，和 READY# 一起使用，中断当前突发操作，开始下一个突发操作地址周期；DP3:0 （ Data Parity ）奇偶校验数据；LA31:2 （ Address Bus ）地址总线；LBE3:0# （Byte Enable ）控制数据有效，不同的模式有不同的控制方法；LD31:0 （ Data Bus ）数据总线；LHOLD （ Hold Request ）发送要求使用本地总线，本地总线决定分配给当前装置以后，判决器发送 LHOLDA 信号反馈；LHOLDA （Hold Request ）反馈信号；LSERR# （ Syste

27、m Error Interrupt Output ）系统错误中断；LW/R# （Write/?Read ）低电平读，高电平写；READY# （Ready Input/Output ）无论主还是从模式，表示数据准备好，有效；WAIT# （Wait Input/Output ）作为输入，控制 PCI9054 插入等待状态。作为输出， PCI9054处于 Ready 状态。3.3 J 模式：ADS# （Address Strobe ）说明地址有效，总线有新设备接入；ALE （ Address Latch Enable ）地址传输时有效，数据传输时无效；BLAST# （ Burst Last ）该信号由本地总线控制，表示最后一个字符的传输；BREQi （Bus Request In ）本地总线控制，数据从本地总线输入；BREQo