数字逻辑第四章课后答案.doc

1、盛建伦：数字逻辑与VHDL逻辑设计习题解答习题4解答4-1试用与非门设计实现函数F(A,B,C,D)=m(0,2,5,8,11,13,15)的组合逻辑电路。解：首先用卡诺图对函数进行化简，然后变换成与非-与非表达式。AB1001CD00 0100 01010011 100110101011 10&化简后的函数& 4-2试用逻辑门设计三变量的奇数判别电路。若输入变量中1的个数为奇数时，输出为1，否则输出为0。解：本题的函数不能化简，但可以变换成异或表达式，使电路实现最简。真值表： 逻辑函数表达式：A B CY=1=1ABCY逻辑图0 0 00 0 10 1 00 1 11 0 01 0 11 1

2、 01 1 1011010014-3用与非门设计四变量多数表决电路。当输入变量A、B、C、D有三个或三个以上为1时输出为1，输入为其他状态时输出为0。解：真值表： 先用卡诺图化简，然后变换成与非-与非表达式：AB0000CD00 0100 01001011 100100111011 10A B C DY逻辑图&0 0 0 00 0 0 1 0 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1 1 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10000000100010111逻辑函数表达式： 4-4 用

3、门电路设计一个代码转换电路，输入为4位二进制代码，输出为4位循环码。解：首先根据所给问题列出真值表，然后用卡诺图化简逻辑函数，按照化简后的逻辑函数画逻辑图。真值表： 卡诺图化简：AB0000CD00 0100 01000011 101111111111 10A B C DY1 Y2 Y3 Y4AB0011CD00 0100 01001111 100011001111 10Y1的卡诺图 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1

4、1 0 1 1 1 1 0 1 1 1 10 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0AB0101CD00 0100 01010111 100101010111 10Y3的卡诺图AB0011CD00 0100 01110011 101100001111 10Y4的卡诺图Y2的卡诺图逻辑图 化简后的逻辑函数：=1=1=14-5 图4.48所示是一个由两台水泵向水池供水的系统。水池中安置了A、B、C三个水位传感器。当水池

5、水位低于C点时，两台水泵同时供水。当水池水位低于B点且高于C点时，由水泵M1单独供水。当水池水位低于A点且高于B点时，由水泵M2单独供水。当水池水位高于A点时，两台水泵都停止供水。试设计一个水泵控制电路。要求电路尽可能简单。图4.48 习题4-5的示意图解：设水位低于传感器时，水位传感器的输出为1，水位高于传感器时，水位传感器的输出为0。A00BC00 010 11111 10A01BC00 010 11011 10首先根据所给问题列出真值表。其中有几种情况是不可能出现的，用约束项表示。A B CM1 M2M1的卡诺图M2的卡诺图0 0 00 0 10 1 00 1 11 0 01 0 11

6、1 01 1 10 0 0 1 1 01 1 如果利用约束项化简 如果不利用约束项化简逻辑图=&1&1 (a) 用约束项化简 (b) 不用约束项化简习题4-5的逻辑图4-6 试用3线-8线译码器74HC138和门电路实现如下多输出逻辑函数并画出逻辑图。解：先将逻辑函数变换成最小项之和的形式逻辑图再变换成与74HC138一致的形式1CBAY1&Y2Y3&Y4 令74HC138的A2= A，A1=B，A0= C，4-7 试用3线-8线译码器74HC138和逻辑门设计一组合电路。该电路输入X，输出Y均为3位二进制数。二者之间关系如下：当2X7时， Y=X2X1001时，判别电路输出为1，否则输出为0

7、。解：从CC14585的一个端口输入数据D3D2D1D0，另一个端口输入1001。CC14585的扩展输入端IAB和IA=B必须接高电平，IAB必须接低电平。FD0D1D2D311001逻辑图4-19 试根据表4.24的功能表，用逻辑门设计一个数据分配器（Demultiplexer）。A1、A0为地址输入，D为数据输入，W3、W2、W1、W0为数据输出。数据分配器的功能正好与数据选择器相反，是按照所给的地址把一个输入数据从N个输出通路中选择一个输出，如图4.51所示。表4.24 习题4-19的功能表A1 A0 DW3 W2 W1 W00 0 00 0 10 1 00 1 11 0 01 0 1

8、1 1 01 1 10 0 0 00 0 0 10 0 0 00 0 1 00 0 0 00 1 0 00 0 0 01 0 0 0DeMUX图4.51 数据分配器解：表4.24的功能表可以简化为A1 A0 W3 W2 W1 W00 00 11 01 10 0 0 D0 0 D 00 D 0 0D 0 0 01&1逻辑图逻辑函数4-20 试比较图4.52所示两个逻辑电路的功能。 &A0 D0 D1 D2 D3 D4 D5 D6 D7 A1 8选1 数据选择器A2 Y 1图4.52 习题4-20的电路解：根据图4.52写出逻辑函数式。 8选1 数据选择器的连接关系是：D6= D7= D，D1=0

9、，D2= 1，D5= D4= D3= D0= ，A2=A，A1= B，A0= C ，所以，比较FI和F2的，可看出，两个电路的逻辑函数相同，所以逻辑功能也相同。4-21 用VHDL设计一个代码转换电路，输入为4位循环码，输出为4位二进制代码。 解：首先画出代码转换电路的系统框图，如G3 B3 代码转换电路 G0 B0根据所给问题列出真值表。G3 G2 G1 G0B3 B2 B1 B00 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11

10、0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 根据系统框图写VHDL程序的Entity，用行为描述的方法，根据真值表写VHDL程序的Architecture。VHDL程序如下：-Gray code to Binary codelibrary ieee;use ieee.std_logic_1164.all;entity gray2binary is port( grayin

11、: in std_logic_vector(3 downto 0); binaryout : out std_logic_vector(3 downto 0);end gray2binary;architecture behave of gray2binary isbegin with grayin select binaryout = 0000 when 0000, 0001 when 0001, 0010 when 0011, 0011 when 0010, 0100 when 0110, 0101 when 0111, 0110 when 0101, 0111 when 0100, 1000 when 1100, 1001 w