Verilog关键字汇总整编Word格式文档下载.docx

1、reg类型可以被赋值后再使用，而不是向wire一样只能输出，类似VHDL中的buffer端口reg类型变量初始值为x （VHDL中初始值为本类型最小值，通常是0）always模块里被赋值的信号都必须定义为reg类型，因为always可以反复执行，而reg表示信号的寄存，可以保留上次执行的值reg类型变量与integer变量不同，即使赋负值，实质上也是按二进制无符号数存储的，integer是有符号数verilog中所有内部信号都是静态变量，因为它们的值都在reg中存储起来了memory型只有一维数组，由reg型变量组成memory初始化只能按地址赋值，不能一次性赋值1*256的memory写法：

2、 reg mema255:0 mema3=0;不同位宽的变量之间赋值，处理之前都以被赋值的变量位宽为准扩展或截取Aa:b 无论a b谁大，a总是实际电路的信号高位，b总是实际电路的信号低位算术运算中如果有X值则结果为Xfor循环中的变量另外定义成integer，因为它不是实际信号，有正负；reg则以无符号数存在= 和!=只比较0、1，遇到z或x时结果都为x （x在if中算做假条件），结果可能是1、0、x=和!=比较更加苛刻，包括x和z的精确比较，结果可能是0、1&的结果只有1b1或1b0两种， A&A的结果位宽则是与A相同的1,0为 64h100000000,所以拼接运算中各信号一定要指定位宽

3、移位运算左移将保留 4b10001等于5b10000，右移则舍弃 4b0011等于4b0001数字电路里位运算应用普遍，包括按位逻辑运算、移位运算、拼接运算、缩减运算非阻塞式赋值=与阻塞式赋值=阻塞：在同一个always过程中，后面的赋值语句要等待前一个赋值语句执行完，后面的语句被该赋值语句阻塞非阻塞：在同一个always过程中，非阻塞赋值语句是同时进行的，排在后面的语句不会被该赋值语句阻塞=：块结束后才能完成赋值块内所有=语句在always块结束时刻同时赋值=右边各变量的值是上一次时钟边沿时，这些变量当时的值用于描述可综合的时序电路=语句结束之后过程always才可能结束在always过程中

4、，begin end块内按先后顺序立即赋值，在fork join内同时赋值（可能造成冲突）与assign连用描述组合电路begin end中阻塞的含义：begin .（A） B=C.; end 如果A事件不发生则永远不能执行下去，被阻塞了 由于时钟的延时（往往在ps级），多个always（posedge）之间究竟谁先执行是个未知数使用原则：同一个always过程块内建立时序电路用= 纯组合逻辑电路用=，生成的电路结构最简单，执行速度最快同一个always块内不要混用K*（组合逻辑延迟+触发器的建立保持时间/触发时间）,即时间片段要长于最大路径延迟体现了面积换速度的思想，在综合时考虑的是以面积小

5、为主还是以速度为主本质上是一种同步逻辑同步时序逻辑和异步时序逻辑：同步时序逻辑指所有寄存器组由唯一时钟触发 always（posedge clk） 或always（negedage clk）异步时序逻辑指触发条件不唯一，任意一个条件都会引起触发 always（posedge clk or posedage reset）目前的综合器是以同步时序逻辑综合的，因为同步时序逻辑较异步时序逻辑可靠严格的同步要求时钟信号传递速度远远大于各部分的延迟，实际中clk要单独用线，而不要经过反相器等部件always （posedge. ） begin .=. end 表示同步时序逻辑（同时刻赋值）不同速率数据接口

6、的处理方法（异步数据的处理方法）：帧同步 FIFO 双端口RAM同步状态机：包括moore和mealy型两种，及其反馈模型（是一种反馈控制系统，当前状态就是其内部状态变量）状态机的开发步骤：根据实际问题列出输入输出变量和状态数画出状态图并化简写出状态转移真值表得到逻辑表达式用D触发器或JK触发器构建电路（目前用D触发器多）verilog描述时只需要得到简化的状态图就可以描述状态编码方式： 独热码 格雷码状态机主体程序有单always描述方式和多always描述方式采用case/casez/casex建立模型最好，因为x是无关态，生成的电路最简单default: state=bx与实际情况更一致

7、，效果等同于 default: state=idle只有同步状态机才能被目前的综合for语句会将所有变量的情况展开，占用巨量逻辑资源，替代办法是用计数器和case语句说明所有情况有优先级的if else结构会消耗更多资源，建议用无优先级的case替代模块的复用往往比代码上修改节省的资源多PLL的分频、倍频、移相操作会增加设计精度同步时序电路的延时：#x通常用于仿真测试，实际硬件延时是：长延迟用计数器，小延迟用D触发器，此方法用来取代延迟链同步电路中，稳定的数据采用必须满足采样寄存器的建立和保持时间reg类型在always中不一定综合成时序电路，也可能是组合逻辑电路乒乓操作与作用 异步时钟域同步

8、问题延迟包括门延迟和线延迟组合逻辑产生的时钟仅能应用在时钟频率较低、精度要求不高的情况下增减敏感信号得到的结果一样补充部分：verilog HDL起初是作为写testbench而产生的verilog 有1995进入IEEE标准，为IEEE-1364, 于2001年进行了扩展，为IEEE 1364-2001；verilog AMS可用于模拟电路和数字电路的综合，目前正在不断发展和完善中；verilog的标识符区分大小写，关键字使用小写；用来进行单行注释，用* *来进行跨行注释；标识符由字母、数字、下划线构成，并以字母开头；关键字又叫保留字，只有小写的关键字才是保留字；信号的状态有4种： 0 1

9、x zx和z在描述电路时不区分大小写，在仿真时大小写有不同意义；常量表达式中：x z不区分大小写；进制符号h o d b与H O D B不区分大小写；十六进制中af不区分大小写；下划线_用于提高可读性；？在数中可以代替z；x和z的左端补位；字符和字符串都以ASICII码形式存在，也可以当成电路内的信号；字符串必须包含在同一行，不能分成多行书写；如果表达式或者赋值语句中将字符串当成操作数，则字符串中的每个字符都被看成8位的ASCII值序列；可综合的信号类型：wire reg memory 它们用来描述数字电路不可综合的数据类型：integer real 它们只用仿真，位于testbench中wi

10、re是连线的抽象模型，不能保存数据，其值由驱动元的值决定；wire不能用在always或initial块中；wire的默认值为高阻z；wire的使用情形： 1.作为模块的输出端口 2.用连续赋值语句assign赋值；reg是1位寄存器（触发器）的抽象模型，可以保存数据；reg必须用在always或initial块中；reg的默认值为x；reg的使用情形：1.阻塞赋值= 2.非阻塞赋值=memory只能是一维的；memory只能对每个单元分别初始化，方法：1.一个一个赋值 2. 通过系统任务$readmem赋值reg3:0 fc；/一个4位寄存器 reg fc3:0 /4个一位寄存器parame

11、ter的作用：仿真开始以前对其进行赋值，整个仿真过程中保持其值不变；关系运算符将以逻辑1或逻辑0返回比较的结果；= !=的返回值有0 1 x三种情况，= !=的返回值只有0 1两种情况；verilog由于是描述电路的，用于位的操作较多，有: 位逻辑操作，移位操作，并置操作，归约操作；位逻辑运算的结果中，位数与原操作数一样多；归约符是在原操作数的所有位上进行操作，并产生1位结果；并置运算可以发生在bit与bit之间 bit与矢量之间 矢量与矢量之间用于仿真的系统任务：所有系统任务都必须在initial或always内；所有系统任务都必须以$开头；常见系统任务：显示任务（$diplay系列和$wr

12、ite系列）监控任务（$monitor系列）探测任务（$strobe系列）文件打开、输入、关闭任务（&fopen &fclose &fdisplay.）读取文件任务（$readmemb $readmemh）仿真结束控制任务（$finish $stop）随即信号任务（$random）过程块： initial块和always块一个module内可以包含多个initial或always模块；所有initial或always块在0时刻开始并行执行，各initial或always块内部顺序执行；initial过程块主要是面向testbench的，通常不具有可综合性；always过程块在描述电路时既可以描

13、述组合逻辑电路（电平敏感）又可以描述时序逻辑电路（边沿敏感）；写testbench时initial通常用于初始化以及顺序波形的描述，always通常用于重复波形的描述；任务task与函数function: 为了描述模块中被多次执行的部分以及为了增强代码的易读性verilog中的高级程序语句如for循环语句只用在写testbench中；begin end和fork join是两种特殊的括号if语句的第三种形式适合描述优先编码器，case语句适合描述数据选择器和状态机；case的条件表达式如果与分支项表达式长度不同，则在比较前将所有表达式都统一为这些表达式的最长长度；casez忽略z，casex忽

14、略z和x；assign语句只在右端表达式发生变化时才重新计算并重新赋值，其余时间都是连续赋值；assign语句可以指定bit、vector或是任意拼接操作的结果；assign语句是连续赋值的，用于驱动网线wire， reg类型不需要连续赋值，reg类型一旦被赋值就会一直保存；过程赋值语句有两种：阻塞式=和非阻塞式 45 结果为假（0 ）而：52 HERE 用8 位ASCII 值表示的字符可看作是无符号整数。因此字符串是8 位ASCII 值的序列。为存储字符串“INTERNAL ERROR ”，变量需要8 * 1 4 位。r e g 1: 8*14 Message;. . .Message =

15、7.case如果相应的标记是第一个符合case 表达式的标记case 只会执行这个分支Case 的标记不需要互斥因此当相同的标记被错误地重复使用时Verilog 编译器不会报告出错。练习1： 设计一个字节（8位）比较器。 要求：比较两个字节的大小，如a7:0大于 b7:0输出高电平,否则输出低电平,改写测试模型,使其能进行比较全面的测试 。module compare_8 （a,b,out）;parameter WIDTH = 8;inputWIDTH-1:output out;reg out;always （a or b） beginif （ab）out=1;else out=0;enden

16、dmodule测试：timescale 1ns/1ns include ./compare_8.vmodule compare_8test;reg7:0a,b;/这很重要，要是没有这的定义，输入实际就是1比特wire out;initial a=8b0;b=8#100 a=8b00000000; b=8b00000001;b00001111;b00000011;b11111111;#100 $stop; /系统任务，暂停仿真以便观察仿真波形。compare_8 compare_8（.out（out）,.a（a）,.b（b）; /调用模块。练习2：六分频module even_6（clk_in,

17、clk_out,rst_n）; input clk_in; input rst_n; output clk_out; parameter N=6; reg 3:0 cnt; reg clk_out; always （posedge clk_in or negedge rst_n） beginif（!rst_n） begin cnt=4b0000;clk_out=0;else if（cnt=（N/2-1） begin=clk_out;end else cnt=cnt+1;endmodule timescale 1ns/100psdefine clk_cycle 50module even_6test;reg clk_in,rst_n;wire clk_out;always #clk_cycle clk_in = clk_in;initialclk_in = 0;rst_n = 1;#100 rst_n = 0;#100 rst_n = 1;#10000 $stop;even_6 even_6（.rst_n（rst_n）,.clk_in（clk_in）,.clk_out（cl