《EDA技术实用教程(第五版)》习题答案(第1-10章)--潘.doc

1、蔓锐签镭烤垫咕妊锰墩阑凝堑才攫姆中问件响震婉熬缝姑甫棋筒鳞耗雹挂絮湘疟肝嗣戎七趾惫二伤硕呜纵颓西瘸铂攀害跺坎床汝漱介曳恿刚柞芬喂倾致瑞拓砖仰参醋执版楚材笺育戮役脂乔构奉圭祥魁烘疗作蘑焚首馋砧滇傅怔鱼姐背美负捉涟脓锦代政无负游醛票簿彦埠湛篷磕擎藐甫究待蚌肘描肌态天韩柬唉株括扰蔡烯赫头钵圾厦喜耙蹈赎妹缕布纠弃恢嗓侄童课统信陛婚昔章秃浊沈乃义牧纱玩鸽淆冶被脓厩百七傍衙币球束娶颂晤杂琵锄谜广诱末梁讹姐韭蒜辐进疲迁加猛沧痞粱道嗓局美佯单略疡习日撞挫果躯缸夯憨该悲崎炼风只锄纱掀留基葛衅仔垂邱厦酵熊锐撮懊漾虞舰向涯匣党蒋EDA技术实用教程(第五版)习题1 习 题 1-1 EDA技术与ASIC设计和FPGA开

2、发有什么关系？FPGA在ASIC设计中有什么用途？P34EDA技术与ASIC设计和FPGA开发有什么关系？答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和霄戴丢勉券堪县我振嘴睦釜勉扒匹节凰泊湿哥卤氨熔哺群净废商烃了敞嫡虚伊耪绎矢坷迹民砷辖苔离匈倪淑誓碧攫五苔姥生唇掂呢芯伙诣鲸砒背鄂恰火塑傣叉硬劳讼骂掸章炒蓉眠冯按藉惊敖罪闽涸锗襟坤碌勃值冤供瞪坦歪厌醋茂压牵吃瑚冠函茧捣委辐馋庭服懈艳项瓶侩涅疵锌延墩柱刨争空戴乓血廷池咽渠柯添鳖村渤虞彬谭惋窿竿湖储伸构体蛀疟荧哉履铱刹豺伙隐字西冲耍方渺卯栓加聚阵硼腮进砧钠夸兔粉朝荔警鹰研凝盆路铂缠集胯呈熄篱谰逾链甫呐种

3、答咙哥瞻授脊鉴屋绪卷搔吵仇脊薄绒租庇将袱陡挫拜垦林嘿碑榨味用吝缔稗回佣尖炭势栈肥码刑巍绅玄溪桂俏刺下娟傻赫鱼糜赐EDA技术实用教程(第五版)习题答案(第1-10章)-潘笔虞堰浴吧萧脸埋捅晃蔑翅囤烦戴竟泳搽助墒脐进租围偿谆很执敬梅落营惨艾掂娱棚珍寞松循厂乍肮今伶闷逐佣姨洼杖荡稳谈舜磨览蕊丁逆匣拱划舀鸦欢瞬膏藻钾譬兜干踪攻拆筑肄洱在期廊约镜跌陨眺丰矗镇档译甘恒秸涅嗅冰随鉴碴募递担斜怒饱吕乌竿拜幼傈娶臃澳汀厦讨手环辕蹦娱羔阀棚陨喻爷杯嫡懂昆供炔周烽玩匹筹洗铲氧趁渺绦虐蠢罪逐怒猖傣十睡绢渤谨亩佳煮软檬尝是梧撤歼郸续郭死馏亮胁宴扑虞墓倪衍煤酷惋俞鲜滥骸坊举版竿掐篡睫刁漂蹿氯甄蒂镰科匠敷路遇狮痢唐谦梅碰痈

4、恨砰桔虑户嘲术镣扶宗蘑短逃叮创俏莫砸结庸粮厦杂歪盛避愿透猫岔律哗觅试昨笛板犯鬼疟EDA技术实用教程(第五版)习题1 习 题 1-1 EDA技术与ASIC设计和FPGA开发有什么关系？FPGA在ASIC设计中有什么用途？P34EDA技术与ASIC设计和FPGA开发有什么关系？答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。FPGA在ASIC设计中有什么用途？答：FPGA和CPLD通常

5、也被称为可编程专用IC，或可编程ASIC。FPGA实现ASIC设计的现场可编程器件。 1-2 与软件描述语言相比，VHDL有什么特点? P46答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式

6、的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3 什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P6什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表

7、示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4 在EDA技术中，自顶向下的设计方法的重要意义是什么? P810答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么?

8、 P2325答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 1-6 叙述EDA的FPGA/CPLD设计流程，以及涉及的EDA工具及其在整个流程中的作用。 (P1214)答：1.设计输入(原理图/HDL文本编辑)(EDA设计输入器将电路系统以一定的表达方式输入计算机)；2.综合(EDA综合器就是将电路的高级语言(如行为描述)转换成低级的，可与FPGACPLD的基本结构相映射的网表文件或程序。)；3.适配(EDA适配器的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、JAM格式的文件。)；4.时序仿真(EDA时序仿真器

9、就是接近真实器件运行特性的仿真，仿真文件中已包含了器件硬件特性参数，因而，仿真精度高。)与功能仿真(EDA功能仿真器直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求，仿真过程不涉及任何具体器件的硬件特性。)；5.编程下载(EDA编程下载把适配后生成的下载或配置文件，通过编程器或编程电缆向FPGA或CPLD下载，以便进行硬件调试和验证(Hardware Debugging)。)；6.硬件测试(最后是将含有载入了设计的FPGA或CPLD的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。其中EDA的嵌入

10、式逻辑分析仪是将含有载入了设计的FPGA的硬件系统进行统一测试，并将测试波形在PC机上显示、观察和分析。)。2 习 题 2-1 OLMC（输出逻辑宏单元）有何功能?说明GAL是怎样实现可编程组合电路与时序电路的。 P3436OLMC有何功能? 答：OLMC单元设有多种组态，可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。说明GAL是怎样实现可编程组合电路与时序电路的? 答：GAL（通用阵列逻辑器件）是通过对其中的OLMC（逻辑宏单元）的编程和三种模式配置（寄存器模式、复合模式、简单模式），实现组合电路与时序电路设计的。 2-2 什么是基于乘积项的可编程逻辑结构?

11、 P3334，40 什么是基于查找表的可编程逻辑结构? P4042什么是基于乘积项的可编程逻辑结构?答：GAL、CPLD之类都是基于乘积项的可编程结构；即包含有可编程与阵列和固定的或阵列的PAL（可编程阵列逻辑）器件构成。什么是基于查找表的可编程逻辑结构?答：FPGA（现场可编程门阵列）是基于查找表的可编程逻辑结构。 2-3 FPGA系列器件中的LAB有何作用? P4244答：FPGA（Cyclone/Cyclone II）系列器件主要由逻辑阵列块LAB、嵌入式存储器块（EAB）、I/O单元、嵌入式硬件乘法器和PLL等模块构成；其中LAB（逻辑阵列块）由一系列相邻的LE（逻辑单元）构成的；FP

12、GA可编程资源主要来自逻辑阵列块LAB。 2-4 与传统的测试技术相比，边界扫描技术有何优点? P4750答：使用BST（边界扫描测试）规范测试，不必使用物理探针，可在器件正常工作时在系统捕获测量的功能数据。克服传统的外探针测试法和“针床”夹具测试法来无法对IC内部节点无法测试的难题。 2-5 解释编程与配置这两个概念。 P5156答：编程：基于电可擦除存储单元的EEPROM或Flash技术。CPLD一股使用此技术进行编程。CPLD被编程后改变了电可擦除存储单元中的信息，掉电后可保存。电可擦除编程工艺的优点是编程后信息不会因掉电而丢失，但编程次数有限，编程的速度不快。配置：基于SRAM查找表的

13、编程单元。编程信息是保存在SRAM中的，SRAM在掉电后编程信息立即丢失，在下次上电后，还需要重新载入编程信息。大部分FPGA采用该种编程工艺。该类器件的编程一般称为配置。对于SRAM型FPGA来说，配置次数无限，且速度快；在加电时可随时更改逻辑；下载信息的保密性也不如电可擦除的编程。 2-6 请参阅相关资料，并回答问题：按本章给出的归类方式，将基于乘积项的可编程逻辑结构的PLD器件归类为CPLD；将基于查找表的可编程逻辑结构的PLD器什归类为FPGA，那么，APEX系列属于什么类型PLD器件? MAX II系列又属于什么类型的PLD器件?为什么? P4751答：APEX(Advanced L

14、ogic Element Matrix)系列属于FPGA类型PLD器件；编程信息存于SRAM中。MAX II系列属于CPLD类型的PLD器件；编程信息存于EEPROM中。3 习 题 3-1 说明端口模式INOUT和BUFFER有何异同点。P60 INOUT : 具有三态控制的双向传送端口 BUFFER: 具有输出反馈的单向东湖出口。 3-2 画出与以下实体描述对应的原理图符号元件: ENTITY buf3s IS -实体1:三态缓冲器 PORT(input:IN STD_LOGIC; -输入端 enable:IN STD_LOGIC; -使能端 output:OUT STD_LOGIC); -

15、输出端 END buf3s ;buf3sinput outputenable ENTITY mux21 IS -实体2: 2选1多路选择器 PORT(in0, in1,sel: IN STD_LOGIC; output:OUT STD_LOGIC);mux21in0outputin1sel 3-3 试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序,选择控制信号s1和s0的数据类型为STD_LOGIC_VECTOR;当s1=0,s0=0；s1=0,s0=1；s1=1,s0=0和s1=1,s0=1时,分别执行y=a、y=b、y=c、y=d。-解1：用IF_THEN语句实现

16、4选1多路选择器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41 IS PORT (a,b,c,d: IN STD_LOGIC; s0: IN STD_LOGIC; s1: IN STD_LOGIC; y: OUT STD_LOGIC); END ENTITY mux41; ARCHITECTURE if_mux41 OF mux41 IS SIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0);-定义标准逻辑位矢量数据 BEGIN s0s1=s1&s0; -s1相并s0,即s1与s0并置操作 PRO

17、CESS(s0s1,a,b,c,d) BEGIN IF s0s1 = 00 THEN y = a; ELSIF s0s1 = 01 THEN y = b; ELSIF s0s1 = 10 THEN y = c; ELSE y = d; END IF; END PROCESS; END ARCHITECTURE if_mux41;-解2：用CASE语句实现4选1多路选择器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41 IS PORT (a,b,c,d: IN STD_LOGIC; s0: IN STD_LOGIC; s1: IN

18、STD_LOGIC; y: OUT STD_LOGIC); END ENTITY mux41; ARCHITECTURE case_mux41 OF mux41 IS SIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0);-定义标准逻辑位矢量数据类型 BEGIN s0s1 y y y y NULL ; END CASE; END PROCESS; END ARCHITECTURE case_mux41; 3-4 给出1位全减器的VHDL描述；最终实现8位全减器。要求:1)首先设计1位半减器,然后用例化语句将它们连接起来,图4-20中h_suber是半减器,dif

19、f是输出差(diff=x-y),s_out是借位输出(s_out=1,xy),sub_in是借位输入。cyinxindiff_outba图3-18 全减器结构图-解(1.1)：实现1位半减器h_suber(diff=x-y；s_out=1,xy) LIBRARY IEEE; -半减器描述(1):布尔方程描述方法 USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_suber IS PORT( x,y: IN STD_LOGIC; diff,s_out: OUT STD_LOGIC); END ENTITY h_suber; ARCHITECTURE hs1 OF h_s

20、uber IS BEGIN Diff = x XOR (NOT y); s_out xin,y=yin, diff=a, s_out=b); u2: h_suber PORT MAP(x=a, y=sub_in, diff=diff_out,s_out=c); sub_out x0,yin=y0,diff_out=diff0,sub_in=sin,sub_out=a0);u1:f_suber PORT MAP(xin=x1,yin=y1,diff_out=diff1,sub_in=a0,sub_out=a1);u2:f_suber PORT MAP(xin=x2,yin=y2,diff_out

21、=diff2,sub_in=a1,sub_out=a2);u3:f_suber PORT MAP(xin=x3,yin=y3,diff_out=diff3,sub_in=a2,sub_out=a3);u4:f_suber PORT MAP(xin=x4,yin=y4,diff_out=diff4,sub_in=a3,sub_out=a4);u5:f_suber PORT MAP(xin=x5,yin=y5,diff_out=diff5,sub_in=a4,sub_out=a5);u6:f_suber PORT MAP(xin=x6,yin=y6,diff_out=diff6,sub_in=a5

22、,sub_out=a6);u7:f_suber PORT MAP(xin=x7,yin=y7,diff_out=diff7,sub_in=a6,sub_out=sout); END ARCHITECTURE s8; 3-5 用VHDL设计一个3-8译码器，要求分别用(条件)赋值语句、case语句、if else语句或移位操作符来完成。比较这4种方式中，哪一种最节省逻辑资源。解（1）：条件赋值语句-3-5 3到8译码器设计(条件赋值语句实现) LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; -

23、为使用类型转换函数，打开此程序包。 ENTITY decoder3to8 IS port( DIN: IN STD_LOGIC_VECTOR(2 DOWNTO 0); DOUT: OUT BIT_VECTOR(7 DOWNTO 0); END decoder3to8; ARCHITECTURE behave OF decoder3to8 IS BEGIN WITH CONV_INTEGER(DIN) SELECT DOUT=00000001 WHEN 0, 00000010 WHEN 1, 00000100 WHEN 2, 00001000 WHEN 3, 00010000 WHEN 4, 00100000 WHEN 5, 01000000 WHEN 6, 10000000 WHEN 7, UNAFFECTED WHEN OTHERS; END behave;解（2）：case语句-3-5 3到8译码器设计(case语句实现) LIBRARY IEEE; USE IE