1、肇 庆 学 院电子信息与机电工程 学院 数字电路 课 实验报告 12电气(1) 班 姓名 李俊杰 学号 201224122119 实验日期2014年5 月19 日 实验合作者:王圆圆 老师评定 实验题目:触发器的功能测试一、实验目的(一)掌握基本RS触发器的功能测试。(二)掌握集成触发器的电路组成形式及其功能。(三)熟悉时钟触发器不同逻辑功能之间的相互转换。(四)认识触发器构成的脉冲分频电路。二、实验仪器:DZX-1型电子学综合实验装置 UT52万用表 GDS-806S双踪示波器 74LS00 74LS74 74LS76三、实验内容&数据分析触发器具有两个稳定状态,用以表示逻辑状态“1”和“0
2、”,在一定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态,它是一种具有记忆功能的二进制信息存贮器件,是构成各种时序电路的最基本逻辑单元。第一步,将触发器74LS74、74LS76引出端排列图和状态表画在实验报告上。(注:此项内容必须在进实验室前完成。)(一)测试基本RS触发器的逻辑功能用两个与非门组成基本RS触发器如图4-1,输入端,接逻辑电平开关输出插口,输出端、接逻辑电平显示插口,按表4-1要求测试。 表4-1 基本RS触发器特性表(输入低电平有效)1101001101010101010011图4-1 由74ls00连接成的基本RS触发器测试集成双JK触发器74LS76的逻辑功能
3、1、测试、端的复位、置位功能74LS76逻辑符号如图4-2,对照其插脚(查阅附录B)取其中一JK触发器,、J、K端分别接逻辑电平开关输出插口,CP接单次脉冲源(正脉冲),、接至逻辑电平显示输入插口。要求在=0,=1以及=0,=1时任意改变J、K及CP的状态用“”符号表示,观测、状态。表4-2 集成双JK触发器74LS76特性表1CPQ01011010图4-2 74LS76管脚排列2、测试触发器的逻辑功能按表4-2的要求改变J、K、CP端状态,记录Q的状态变化,观察触发器状态的更新发生在CP脉冲(单脉冲)的上降沿还是下降沿?(注意、端的电平接法) 表4-3 集成双JK触发器74LS76特性表2J
4、KCP 000100100010100100100111101110101101图4-2 JK触发器逻辑符号3、JK触发器的J、K端连在一起,构成T触发器。在CP端输入1MHZ连续脉冲,用双踪示波器观察CP、Q端的波形,注意相位与时间的关系。 图4-3 JK触发器构成T触发器电路图 及CP、Q端的波形图(三)测试集成双D触发器74LS74的逻辑功能1、74LS74逻辑符号如图4-3,对照其插脚,任取一只D触发器,按表4-3要求进行测试,并观察触发器状态的更新是在CP脉冲的上降沿还是下降沿?(注意复位、置位端的电平接法) 表4-3 集成双D触发器74LS74的特性表 DCP上升沿有效 00100
5、1000101111011 图4-4 D触发器逻辑符号及74LS74引脚图2、将D触发器的端与D端相连接,构成触发器。测试方法同实验内容(二)(3)。图4-5 D触发器构成触发器电路图 (四)JK触发器简单应用实验电路构成及测试实验电路照图4-6连接(注意复位、置位端的电平接法)。时钟频率用时钟信号源的“Q”,加到CP端,用示波器分别显示Q0、Q1和的波形,并把波形图画在实验报告中。 图4-7 JK触发器Q0、Q1和的波形分析D触发器和JK触发器,找出它们的相同点和不同点。同:两者都是由基本RS触发器构成的边沿触发器异:1、 JK触发器有JK两个输入端,能实现保持、置零、置一、翻转功能2、 D触发器只有一输入端,能实现置零、置一功能
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