计算机组成原理期末典型例题及答案.docx

1、计算机组成原理期末典型例题及答案计算机组成原理期末典型例题1.CPU结构如图 1 所示，其中有一个累加寄存器 AC，一个状态条件寄存器， 各部分之间的连线表示数据通路，箭头表示信息传送方向。1)标明图中四个寄存器的名称。2)简述指令从主存取到控制器的数据通路。3)简述数据在运算器和主存之间进行存 / 取访问的数据通路。图1解：1)a 为数据缓冲寄存器 DR ，b 为指令寄存器 IR ，c 为主存地址寄存器， d 为程序计数器 PC。2)主存 M 缓冲寄存器 DR 指令寄存器 IR 操作控制器。3)存贮器读 ： M 缓冲寄存器 DR ALU AC4)存贮器写 ： AC 缓冲寄存器 DR M2.某

2、机器中，配有一个 ROM芯片，地址空间 0000H 3FFFH。现在再用几个 16K8 的芯片构成一个 32K8的 RAM区域，使其地址空间为 8000HFFFFH。假设此 RAM芯片有 /CS 和/WE信号控制端。 CPU地址总线为 A15A0, 数据总线为 D7D0,控制信号为 R/W，MREQ(存储器请求 ) ，当且仅当 MREQ和 R/W 同时有效时， CPU 才能对有存储器进行读 ( 或写 ) 。1)满足已知条件的存储器，画出地址码方案。2)画出此 CPU与上述 ROM芯片和 RAM芯片的连接图。解：存储器地址空间分布如图 1 所示，分三组，每组 16K8 位。由此可得存储器方案要点

3、如下：1)用两片 16K*8 RAM芯片位进行串联连接，构成 32K*8 的 RAM区域。片内地址 ： A0 A13 ，片选地址为： A14 A15；2)译码使用 2 ：4 译码器；3)用 /MREQ 作为 2 ：4 译码器使能控制端，该信号低电平（有效）时，译码器工作。4)CPU的 R / /W 信 号与 RAM的/WE端连接，当 R / W = 1 时存储器执行读操作， 当 R / W = 0 时，存储器执行写操作。如图 1图1CPU与芯片连接如图 2：图22.某机器中，已知配有一个地址空间为 (0000 1FFF)16 的 ROM区域，现在用一个 SRAM芯片（ 8K8 位）形成一个 1

4、6K 16 位的 ROM区域，起始地址为（ 2000）16。假设 SRAM芯片有 /CS 和/WE控制端， CPU地址总线 A15 A0 ，数据总线为 D15 D0 ，控制信号为 R / /W（读 / 写），/MREQ（当存储器读或写时，该信号指示地址总线上的地址是有效的） 。要求：1)满足已知条件的存储器，画出地址码方案。2)画出 ROM与 RAM同 CPU连接图。解 ：存储器地址空间分布如图 1 所示，分三组，每组 8K16 位。由此可得存储器方案要点如下：1)组内地址 ： A12 A0 （A0 为低位）；2)组号译码使用 2 ：4 译码器；3) RAM1 ，RAM2 各用两片 SRAM芯

5、片位进行并联连接，其中一片组成高8 位，另一片组成低 8 位。4)用 /MREQ 作为 2 ：4 译码器使能控制端，该信号低电平（有效）时，译码器工作。5) CPU的R / /W信 号与SRAM的/WE端连接，当R / W = 1时存储器执行读操作， 当R / W = 0时，存储器执行写操作。如图2图1图23.参见下图数据通路， 画出数据指令“ STA R1,(R2) ”的指令周期流程图， 其含义是将寄存器 R1 的内容传送至（ R2）为地址的存贮单元中。标出各微操作信号序列。解：5.用 16K1 位的动态 RAM芯片构成 64K8 位的存储器，要求：(1)画出该存储器组成的逻辑框图(2)设存

6、储器的读写周期均为 0.5 s，CPU在 1 s 内至少要访问内存一次。试问采用那种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？解：（ 1）根据题意，存储器总容量为 64KB，故地址线总需 16 位。现使用 16K1 位的 DRAM芯片，共需 32 片。芯片本身地址线占 14 位，所以采用位并联与地址串联相结合的方法来组成整个存储器 ，其组成逻辑框图如图所示，其中使用一片2：4 译码器(2)根据已知条件， CPU在 1s 内至少需要访存一次，所以整个存储器的平均读 / 写周期与单个存储器片的读 / 写周期相差不多，应采用异步式刷新方式比较合理

7、。DRAM存储器来讲，两次刷新的最大时间间隔是 2ms.DRAM芯片读 / 写周期为 0.5 s。假定 16K1 位的 RAM芯片由 128128 矩阵存储元构成，刷新时只对128 行进行异步式刷新，则刷新间隔为2ms/128 =15.6 s，可取刷新信号周期为15s .6.某 16 位机运算器框图如图所示， 其中 ALU为加法器， SA,SB为锁存器， 4 个通用寄存器的读 / 写控制符号如下表所示：1)请设计微指令格式（具体考虑控制字段，顺序控制字段只画框图）2) “ADD R0,R1”指令完成（ R0） + (R1) R1 的操作，画出微程序流程图 .解：(1)微指令格式如下：1 2位1

8、2位11 1 1 11R RA0RA1W WA0WA1 LDSALDSBLSBLSBresetI P 字段下址字段其中LDSA,LDSB为锁存器打入信号，/CLR为 SB清零信号；LSB为SB送原码控制信号，/LSB为 SB送反码控制信号；I 为公共微程序信号(2) 流程图如图:7.某计算机的数据通路如图所示，其中 M主存， MBR主存数据寄存器，MAR主存地址寄存器， R0-R3通用寄存器， IR 指令寄存器， PC 程序计数器（具有自增能力）， C、 D暂存器， ALU 算术逻辑单元（此处做加法器看待）， 移位器左移、 右移、直通传送。所有双向箭头表示信息可以双向传送。请按数据通路图画出“

9、 ADD（R1），（R2）+”指令的指令周期流程图。该指令的含义是两个数进行求和操作。其中源操作地址在寄存器 R1中，目的操作数寻址方式为自增型寄存器间接寻址（先取地址后加 1）。解：“ ADD（ R1），（R2）+”指令是 SS型指令，两个操作数均在主存中。其中源操作数地址在 R1 中，所以是 R1间接寻址。 目的操作数地址在 R2中，由 R2 间接寻址，但 R2 的内容在取出操作数以后要加 1 进行修改。指令周期流程图如图8.下图所示的处理机逻辑框图中， 有两条独立的总线和两个独立的存贮器。 已知指令存贮器 IM 最大容量为 16384 字（字长 18 位），数据存贮器 DM最大容量是 6

10、5536 字（字长 16 位）。设处理机指令格式为：17 10 9 0OP X加法指令可写为“ ADD X(Ri) ”。其功能是（ AC0） + （Ri ） + X） AC1，其中（Ri ）+ X）部分通过寻址方式指向数据存贮器，现取 Ri 为 R1。（1） 请写出下列各寄存器的位数：程序计数器 PC； 指令寄存器 IR；累加寄存器 AC0 和 AC1；通用寄存器 R0R3；指令存储器的地址寄存器 IAR；指令存储器的数据缓冲寄存器 IDR；数据存储器的地址寄存器 DAR；数据存储器的数据缓冲寄存器 DDR。（2） 试画出 ADD指令从取指令开始到执行结束的指令周期流程图。解：（1） PC=1

11、4位 IR=18 位 AC0=AC1=16 位 R0 R3=16位 IAR=14 位IDR=18位DAR=16位DDR=16位（ 2） 加法指令“ ADD X（Ri ）”是一条隐含指令，其中一个操作数来自AC0，另一个操作数在数据存贮器中， 地址由通用寄存器的内容 （Ri ）加上指令格式中的 X 量值决定，可认为这是一种变址寻址。指令周期流程图如图 3。图38.某计算机有 8 条微指令 I1 I8 ，每条微指令所包含的微命令控制信号见下表，aj 分别对应 10 种不同性质的微命令信号。 假设一条微指令的控制字段仅限 8位，请安排微指令的控制字段格式。解：（答案不唯一）为了压缩指令字的长度，必须

12、设法把一个微指令周期中的互斥性微命令信号组合在一个小组中，进行分组译码。经分析，（e ,f ,h）和（ b, i, j）可分别组成两个小组或两个字段，然后进行译码，可得六个微命令信号，剩下的a, c, d, g四个微命令信号可进行直接控制，其整个控制字段组成如下：01 e 01 b直接控制 10 fa c d g 11 h 1110ij4 位 2 位 2 位10.设有一运算器数据通路如图 2 所示。假设操作数 a 和 b（补码）已分别放在通用寄存器 R1 和 R2 中， ALU有， M（传送）三种操作功能。要求：1)指出相容性微操作和相斥性微操作。2)用字段直接译码法设计适用此运算器的微指令格

13、式。图 2解：（1） 相斥性微操作有如下五组：移位器（ R， L， V）ALU（+， - ， M）A选通门的 4 个控制信号B选通门的 7 个控制信号寄存器的 4 个输入和输出控制信号相容性微操作：A选通门的任一信号与 B 选通门控制信号B选通门的任一信号与 A 选通门控制信号ALU的任一信号与加 1 控制信号五组控制信号中组与组之间是相容性的（2）每一小组的控制信号由于是相斥性的，故可以采用字段直接译码法，微指令格式如下：abcdefX X XX X XX XX XXX X X X332214001 MDRA001 PCB01 +01 R 1+10001 Pcout010 R1A010 R1

14、B10- 10 L0010 Pcin011 R2A011 R1B11 M11 V0011 R1out100 R3 A100 R2B0100 R1in101 R2B0101 R2out110 R3B0110 R2in111 R3B0111 R3out1000 R3in11.CPU 的地址总线 16 根 (A15 A0，A0 为低位 ) ，双向数据总线 8 根 (D7D0)，控制总线中与主存有关的信号有 MREQ(允许访存， 低电平有效 ) ，R/W(高电平为读命令，低电平为写命令 ) 。主存地址空间分配如下： 08191 为系统程序区，由只读存储芯片组成； 819232767 为用户程序区； 最

15、后 ( 最大地址 )2K 地址空间为系统程序工作区。上述地址为十进制，按字节编址。现有如下存储器芯片：EPROM：8K8 位 ( 控制端仅有 CS);SRAM：16K1 位， 2K8 位， 4K8 位， 8K8位 . 请从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器逻辑框图，注意画出选片逻辑 ( 可选用门电路及 38 译码器 74LS138)与 CPU 的连接，说明选哪些存储器芯片，选多少片。解 : 主存地址空间分布如图所示。根据给定条件，选用 EPROM：8K 8 位芯片 1 片。 SRAM：8K8 位芯片 3 片， 2K 8 位芯片 1 片。 38 译码器仅用 Y0，Y1， Y

16、2，Y3 和 Y7 输出端，且对最后的2K8 位芯片还需加门电路译码。主存储器的组成与 CPU连接逻辑图如图所示：详细解答：1.写出地址范围，划出高位地址A15A12A000000 0 0 00 0 0 00 0 0 0第一片00011 1 1 11 1 1 11 1 1 10000-1FFFH共 8K00100 0 0 00 0 0 00 0 0 0第二片00111 1 1 11 1 1 11 1 1 12000-3FFFH共 8K01000 0 0 00 0 0 00 0 0 0第三片01011 1 1 11 1 1 11 1 1 14000-5FFFH共 8K01100 0 0 00 0

17、 0 00 0 0 0第四片01111 1 1 11 1 1 11 1 1 16000-7FFFH共 8K11111 0 0 00 0 0 00 0 0 0第五片11111 1 1 11 1 1 11 1 1 1F800-FFFFH共 2K所选芯片地址线有 13 和 12 条两种，则片内译码需13条，剩 3 条作片外译码，选择3-8 译码器，将 A1513 接译码器输入端，则：芯片 1 的高位地址为000 时，选译码器的Y0做 CS。芯片 2 的高位地址为001 时，选译码器的Y1做 CS。芯片 3 的高位地址为010 时，选译码器的Y2做 CS。芯片 4 的高位地址为011 时，选译码器的Y

18、3 做 CS。芯片 5 的高位地址为111 时，选译码器的Y7 以及 A12 A11 一起做 /CS。12.设控制存储器的容量为 51248 位，微程序可在整个控存空间实现转移， 而控制微程序转移的条件共有 4 个（采用直接控制），微指令格式如下：解：因为控制存储器共有 512*48=29 *48所以，下址字段应有 9 位，微指令字长48 位又因为控制微程序转移的条件有3所以判断测试字段占3 位4 个， 4+1=2因此控制字段位数为： 48-9-3=36微指令格式为：13. 设 CPU 共有 16 根地址线和 8 根数据线，并用 作访存控制信号，作读写命令信号 (高电平读，低电平写 )。设计一

19、个容量为 32KB ，地址范围为0000H7FFFH，且采用低位交叉编址的四体并行 存储器。要求：(1)采用下图所列芯片，详细画出 CPU 和存储芯片的连接图。(2)指出图中每个存储芯片的容量及地址范围 (用十六进制表示 )。解答：答： 32KB 四体结构的 存储器可由 4 片 8K8 位存储芯片组成，由于采用低位交叉编址，因此需用末两位地址 A1 、A0 控制片选信号，用 13 根地址线A14 A2 与存储芯片的地址线相连。 满足地址范围为 0000H 7FFFH 的存储器与 CPU 的连接图如图 4.9 所示，图中每片存储芯片的地址范围是：第 0 片 0， 4，.， 7FFCH第 1 片

20、1， 5， .，7FFDH第 2 片 2， 6，.， 7FFEH第 3 片 3， 7，.， 7FFFH14.设浮点数字长为 32 位，欲表示 6 万的十进制数，在保证数的最大精度条件下，除阶符、数符各取 1 位外，阶码和尾数各取几位 ?按这样分配，该浮点数溢出的条件是什么 ?答： 因为 2 的 16 次方 = 65536则6 万的十进制数需 16 位二进制数表示。对于尾数为 16 位的浮点数，因 16 需用 5 位二进制数表示，即 (16)十 = (10000)二，故除阶符外，阶码至少取 5 位。为了保证数的最大精度，最终阶码取5 位，尾数取 32 -1- 1 -5 = 25 位。按这样分配，

21、当阶码大于 +31 时，浮点数溢出，需中断处理。15.已知 X 0.110110112010，Y= （ 0.10101100） 2100，求 X+Y=? 假设浮点数的阶码为4 位补码、尾数为 9 位补码表示。解：E =0010，E补= 0100 ， -E补= 1100X 补YYMX 补=0.11011011， MY 补 =1.01010100对阶= EE = E -E = 00010+11100 = 11110E补补XYX 补Y 补即E 2。由于 X 的阶码小，应使 MX右移两位， EX 加 2，E X+Y 补 =EY 补 =00100 M X 补 =00.00110110 11 尾数相加MX+Y 补 = M X 补+MY 补=00.00110110 11 +11.01010100=11.10001010 11 规格化处理结果的符号位与最高数值位同值，应进行左规。尾数左移 1 位，阶码减 1。M 补=11.00010101 10 ，E补=00011X+YX+Y 舍入处理采用 0 舍 1 入法，MX+Y 补 =11.00010110 判断溢出补码表示的阶码的符号位为00，不溢出。结果：MX+Y 补 =1.00010110，EX+Y 补 =0011XY（ 0.11101010） 2+011