周边电路设计0719说课材料Word下载.docx

1、1.3.4 Via and ITO设计基准 11第一章 周边电路区设计1.1 GOA设计1.1.1 GOA驱动原理简介（1）. GOA（gate on array） technology：利用薄膜晶体管工艺将栅极驱动电路集成在Array glass上的技术。（2）. GOA的优势：a） 成本降低: 省掉了Gate IC，主要适用大尺寸；b） Module工艺产量&良率提升: 无Gate IC bonding；c） 实现窄边框: Mobile高分辨率产品适用。（3）. 关键技术：shift register1.1.2 GOA框架结构和驱动时序详解：GOA电路的功能是在一帧时间内，顺序对各行gat

2、e线输出高电平方波，将这些gate线对应的像素TFT逐行开启，以便data线对像素区内所有子像素完成一次充电刷新。图 1-1 GOA 电路框架图及时序图一般的GOA设计，在栅极线的两端均会排布GOA电路，以便Panel可以有对称的宽度，方便设计和工艺流程，也更满足终端产品对FPD产品的要求。对小尺寸FPD产品，由于栅极线的负载较小，一般可采用GOA交叉驱动，即一边GOA驱动奇数行栅极线，另一边GOA驱动偶数行栅极线，左右互不干扰，在时间上交错，达到顺序开启栅极线的效果，称为单边驱动，这样可以节省边框宽度和功耗。对中大尺寸FPD产品，由于栅极线的负载较大，为了正常开启栅极线，GOA多采用双边驱动

3、，即对于一行栅极线，左右两边均会有一个GOA单元对其进行充电，在此种情况下，左右GOA电路设计完全对称，称为双边驱动。如图1-1是一个GOA框架图和时序图（仅画出了左半部，假设本例为双边驱动）,下面以本GOA电路为例子，说明GOA的工作时序原理。（1） GOA电路的输入信号：a） 时钟信号：一组或多组，每组包含互补的CLK和CLKB信号，每组时钟信号对应一组GOA单元，本例中有2组GOA信号，CLK1&CLK3互补，对应奇数组GOA单元，CLK2&CLK4互补,对应偶数组GOA单元，如右边时序图所示。b） 恒压信号：高电平VGH，低电平VGL，一般需要一个VGH，一个VGL，根据GOA单元内电

4、路结构的不同，也可能不需要或者需要多个VGH或VGL信号（由于每个GOA单元所需的恒压信号类型和连接方式都是相同的，所以图中未画出）。c） 开启信号：每组GOA单元的第一个GOA单元所需的输入信号STV，根据GOA电路结构的不同，需要一个或多个STV信号，本例中2组GOA单元，只需要一组STV信号。（2） GOA电路的输出信号：顺序对各栅极线输出方波脉冲（移位寄存器功能），如图1-x中的G1G6等。（3） GOA单元（GOA unit 1 6等）介绍：a） GOA单元的开启条件：一个GOA单元所连接的CLK信号，会周期性的出现高电平方波，在CLK出现高电平方波时，在满足以下两个条件时，该GOA

5、单元会输出高电平方波，开启栅极线所连接的像素TFT：i. 在该高电平方波前，该行GOA收到了INPUT信号输入的开启信号，对每组GOA的第一个GOA单元（本例中的GOA unit 1 & 2），INPUT信号为控制单元提供的STV信号，对其余GOA单元，INPUT信号由本组GOA内上一个GOA单元的output提供，如图中所示的“Input to next”。ii. 在该高电平方波前，该行GOA未收到RESET信号输入的关闭信号，对每组GOA的最后一个GOA单元（本例中未画出），RESET信号由本组GOA内下一个GOA单元的output提供，如图中所示的“Reset to previous”，

6、特别地，对每组GOA的最后一个GOA单元，由于已经是最后一个GOA单元，所以需要增加额外的电路设计，来对其提供RESET信号。b） 每个GOA单元的输出：i. 如满足以上2个条件，则该GOA 输出高电平方波，开启其连接栅极线上方的像素TFT。ii. 其输出还将作为RESET信号连接至本组GOA内上一个GOA单元，用于关闭上一个GOA单元的输出（第一个GOA单元无需输出RESET信号）。iii. 其输出还将作为INPUT信号连接至本组GOA内下一个GOA单元，用于本行GOA对应开启时间结束后，开启下一个GOA单元（最后一个GOA单元无需输出INPUT信号）。（4） 时序说明：a） 结合以上对各单

7、元和信号的解释，说明GOA的整体工作时序：一帧开始后，控制单元对GOA电路输入所需的STV信号和CLK信号，各组GOA的第一GOA单元接收到STV信号，在各自对应的CLK高电平时，输出高电平方波，如时序图的G1&G2，该输出不仅用于其对应栅极线的开启，也作为INPUT信号作用于下一个GOA单元。从各组GOA的第二个GOA单元开始，后续GOA单元接收到其前一个GOA单元提供的INPUT信号，在各自对应的CLK高电平时，输出高电平方波，该输出不仅用于其对应栅极线的开启，也作为INPUT信号作用于下一个GOA单元，还作为RESET信号作用于上一个GOA单元。如此直至最后一个GOA输出结束为止（如上所

8、述，最后一个GOA无需输出INPUT）。每个GOA单元会在本行开始输出时，关闭同组内上一行GOA的输出，其下一行GOA，也将在本行输出结束之后开始输出并关闭本行输出，如此，各组GOA即可实现顺序输出，实现了shift register的功能。如时序图中G1-G3-G5顺序无交叠的输出，G2-G4-G6顺序无交叠的输出。b） 使用多组GOA单元的方法：由时序图可看出，第二组CLK（CLK2&CLK4），相对于第一组CLK（CLK1&CLK3）延后半个方波宽度，由此导致其输出也相对延后半个宽度，由此出现了各组output之间的交叠，为了保证正常的像素充电，具体方法是：i. 设置STV时间和CLK方

9、波宽度为实际每行栅极线开启时间的2倍（图中H表示每行栅极线分配的实际开启时间）。ii. 每次只在栅极线开启的后一半时间进行像素充电，如图中各输出波形上灰色方框所占据区域。c） 使用多组GOA单元的原因：i. 降低功耗ii. 提高驱动能力不利影响是会增加边框宽度和引入信号线数目，设计时需权衡。（5） 单边驱动的GOA 图 1-2 单边驱动的GOA电路框架图及时序图图1-2为4CLK的单边驱动GOA的框架图和时序图，与双边前述双边驱动4CLK原理相似，读者可自行分析。1.1.3 GOA单元电路结构详解：上一节详细说明了GOA整体电路的框架图和工作时序，下面介绍具体GOA单元内的电路组成，说明其如何

10、实现上一节所介绍的时序功能。（1） 4T1C结构GOA介绍图 1-3 4T1C GOA电路及时序图 4T1C是最基本的a-Si GOA单元电路，由于存在噪声严重等问题，现在已经不采用，下面结合图1-3电路及时序图说明4T1C GOA单元电路工作原理。Step ：没有Input信号输入GOA单元，虽然CLK电压会出现高电平，但是由于PU点保持低电压，TFT T1处于关闭状态，GOA无输出。Step ：Input信号（一般GOA单元的Input为OutputN-1，第一行GOA单元的Input为STV）通过T4输入，使PU点变为高电平，M3开启，但此时CLK处于低电平，所以GOA仍然无输出。Ste

11、p ：CLK变为高电平，由于PU点已经为高电平，所以T1开启，且Output会输出高电平，由于电容C1，以及T1自身的寄生电容的存在，随着Output电位的抬高，PU点电位会进一步抬高，从而T1开启更大，进一步提高T1充电能力，保证像素充电。Step ：CLK变为低电平，RESET变为高电平，PD点抬高，从而T2与T3开启，PU点和Output被VGL拉低为低电平，输出关闭。Step ：回到step状态，一直保持无输出，直到下一帧扫描。（2） 12T1C结构GOA介绍12T1C GOA电路结构为BOE申请专利的GOA电路结构，目前项目中常用的GOA电路均采用这种结构，或者由这种结构演化而来，下

12、面结合图1-1-4-4详细介绍该电路的工作原理。没有Input信号输入GOA单元，虽然CLK电压会出现高电平，但是由于PU点保持低电压，TFT M1处于关闭状态，GOA无输出。Input信号（一般GOA单元的Input为OutputN-1，第一行GOA单元的Input为STV）通过M1输入，使PU点变为高电平,M3开启，但此时CLK处于低电平，所以GOA仍然无输出。CLK变为高电平，由于PU点已经为高电平，所以M3开启，且Output会输出高电平，由于电容C1，以及M3自身的寄生电容的存在，随着Output电位的抬高，PU点电位会进一步抬高，从而M3开启更大，进一步提高M3充电能力，保证像素充

13、电。PU点为高电平时，M6，M8开启，所以PD点被保持低电平。CLK变为低电平，RESET变为高电平，M2，M4开启，PU点和Output被拉低，输出关闭，PU拉低后，M6，M8关闭，PD点被CLKB通过M5，M9充电为高电平。且PD点会在CLKB为高电平时保持抬高，从而通过M10和M11对PU和OUTPUT放电，降低噪声。图 1-4 12T1C GOA电路及时序图1.1.4 GOA设计流程：（1） TFT模型参数提取 根据TFT-LCD产线的样品TFT I-V特性测试数据和TFT阈值电压漂移测试数据，通过参数提取软件提取仿真模拟所必要的TFT模型参数和阈值电压漂移模型参数，考虑工艺波动、设备

14、状况等对TFT特性的影响，电路模拟时应采用相应产线最新的模型参数（半年之内），并在高低温模拟时将工艺波动反映在模型参数上。（2） 设计目标建立在项目Kick off立项后,根据项目主要性能指标确定GOA单元电路结构和驱动时序、级联方式，比如新月项目是a-si 12T1C，香格里拉和玉龙雪山是a-si TIG（Time Interval method GOA tech. ）9T1C，8CLK。最后通过以上两项确定GOA输出指标。（3） 单个GOA单元内元件大小初步确定根据设计目标给出的模拟条件及给定的gate line load，data line load，对单个GOA单元内的TFT及电容大小

15、进行初步确定，使得输出满足Spec值且最优，即Vmax最大，Na, Nb最小，Tr，Tf 最小。优化顺序（以a-si为例）： 输出TFT输入TFT充电控制单元及放电控制单元比例确定充电控制单元及放电控制单元尺寸确定复位TFT电容确定。（4） 简化GOA驱动模型优化结合驱动时序，搭建简化GOA驱动单元（比如以18行GOA驱动模型来模拟900行GOA驱动电路），在低温，常温，高温状态下对TFT和电容大小进行进一步优化，避免高温下迁移率升高出现误输出，低温下迁移率降低出现不能正常输出的情况。（5） 优化校正 以（4）中得到的优化结果画出GOA电路的初步layout版图，通过版图计算出实际各TFT的C

16、GDO, CGSO, 并从实际panel layout版图中计算出的data line load和gate line load等数据，将以上数据反馈到简化GOA模型中重复（4）所进行的步骤，对优化进行校正。（6） 完整的GOA驱动模型目标参数检查以优化校正以后的简易模型为基础，搭建完整的GOA驱动模型（即实际panel需要多少条gate output就模拟多少条输出），并对所有目标参数进行检查：Tr, tf, Vmax, Noise, charging ratio, temp. （LT, RT, HT）, power, etc.（7） GOA lifetime检查根据（1）中的得到的阈值电压漂

17、移模型，和GOA单元中各TFT在设计时序下受到正向偏压的施加时间比例，对阈值电压漂移进行计算，并根据计算结果，对各TFT模型进行修正，之后对GOA lifetime进行模拟检查，如果达到目标，则完成设计，如果出现NG，就要返回5.3.4步重新进行优化校正,如此重复，直到GOA lifetime达到设计目标。（8） GOA Layout结合产线process参数和design rule进行GOA layout。对使用UV光进行sealant固化工艺的产线，在GOA设计时应结合UV透光率需求进行设计，对使用热固化sealant工艺的生产线，,不需要考虑UV透光率，在layout时候尽量最大化空间利

18、用率以保证最小border宽度即可。（9） 图纸检查a） MASK版图全部完成后进行Mask Check会议，GOA layout是其中check的一部分。b） 项目PL负责召开Design Check Meeting，参加人包括设计工程师、工艺工程师及相应的主管领导。c） Mask Check小组在CAD室或是其它可以看到Mask设计版图的地方进行Mask Check。d） GOA设计担当按照Mask Check的内容修改Mask版图，修改完毕后须再次确认。e） 如无修改内容，则提交审批，设计完成。1.2 Seal area设计1.2.1 扫描线和数据线布线（Fan out）扫描线和数据线布

19、线在像素区，是以亚像素大小为间距而平行地排列，但是，在面板的周围，需要挪出一些空间供其他使用，因此，布线在像素阵列之外会向内聚缩。扫描线和数据线布线要与相应的驱动IC相连接，bonding pad的节距要比亚像素的节距更小。在满足Design rule的前提下，设计合适的Fan out走线线宽和间距，尽量减小Fan out走线电阻。为了缩短最短Fan out线与最长Fan out线间的电阻差值，使整个面板上电阻分布更均匀，设计之字形走线。1.2.2 PLG走线除了Fan out布线以外，周边其他的引线统称为PLG走线。在面板周边环绕像素阵列，尽可能均匀地分布很宽的共电极电源布线，以降低电阻。在

20、扫描线与数据线聚缩布线的外侧，加上几条共电极电源布线与连接端子。 1.2.3 ESD设计TFT LCD制程过程中 ，必然产生静电，当静电累积到一定程度，会产生很大的电压差，使得累积的电荷具有足够的能量离开原来的位置与极性相反的电荷中和，电荷移动现象在很短的时间内完成，过程中产生很大的电流，让累积的电荷流失，使得电压差很快地降低。这样的放电过程破坏力很大，为了避免这种破坏，故需要ESD设计。ESD电路结构一般采用：TFT的栅极与源极相接，即形成一个二段的TFT diode元件，再把TFT diode元件并联，构成短路环。ESD电路中的TFT 等效电阻，需要保证在正常信号时，要保证TFT不工作，正

21、常信号不会损失；在有静电电压时，TFT工作，尽快把静电电压传输到短路环上，避免静电破坏。故ESD中TFT 等效电阻设计尤为重要，即TFT 的W/L设计尤为重要。根据Panel尺寸，分辨率，初步确定ESD TFT W/L，使用Spice模拟软件，建立ESD电路模型，模拟ESD电路的放电情况与保持情况，分析模拟结果，确认设计是否可以达成目标，如果到不到目标，判断影响因子，修改设计。1.2.4 Test keys（1） CD测试键这个测试键的目的，是监测所设计的pattern，在各层制程的曝光与刻蚀之后，与原来的设计值有多少误差，特别是在所设计的pattern尺寸很小的时候，这个误差就显得很重要。（

22、2） overlay测试键这个测试键的目的，是监测所设计的相对叠合区域，在两层制程的曝光和刻蚀之后，与原来的设计值有多少误差。在两层制程mask的pattern上设计成间距不同的游标尺（vernier），在计算对齐的标记，即可得知对准误差，在水平方向和垂直方向上都需要放置。（3） 电性测试键这个测试键的目的，是监测所设计的TFT元件特性，金属布线的电阻，电极间的电容，等等。1.3 PAD设计CTO组织试验线PAD 设计基准：1.3.1 Cell Test Pad 设计基准（1） Cell Test contact pad 大小: 0.8mm X 0.8mm（建议），更改需于治具厂商确认。（2）

23、 Cell Test contact pad 间隔: 0.3mm（建议）更改需于治具厂商确认。（3） Cell Test contact pad 大小更改需于治具厂商确认。1.3.2 FPC Pad设计基准图 1-5 PFC pad设计基准示意图表 1-1 PFC pad设计基准表1.3.3 COG Pad 设计基准COG Pad 大小及间隔一般由IC厂商提供，可以根据制程要求适当缩放。1.3.4 Via and ITO设计基准Pad一般是由金属层，Via层，ITO层组成。Via：Via的边缘到金属边缘的距离要大于Via的CD loss，Via蚀刻后不要超过金属。OLB Pad Via的设计依Cell Test的测试方式不同，要求不同，具体须与工艺确认。ITO：只要有Via的地方一定要有ITO，不可存在金属外露于空气和液晶中。 ITO的大小要大于Via蚀刻后的大小。