时分复用解复用实验.docx

1、时分复用解复用实验固定及变速率时分复用、解复用实验第一部分 固定速率时分复用/解复用实验 一、实验目的1.掌握固定速率时分复用/解复用的同步复接/分接原理。2.掌握帧同步码的识别原理。3.掌握集中插入帧同步码时分复用信号的帧结构特点。二、实验内容1.搭建一个理想信道固定速率时分复用数字通信系统，使系统正常工作。2.搭建一个理想信道固定速率时分解复用数字通信系统，使系统正常工作。3.用示波器观察集群信号（FY_OUT）、位同步信号（BS）及帧同步信号（FS），熟悉它们的对应关系。4.观察信号源发光管与终端发光管的显示对应关系，直接观察时分复用与解复用的实验效果。三、实验仪器示波器，RC-GT-I

2、I型光纤通信实验系统。四、基本原理1同步复接/分接原理固定速率时分复用/解复用通常也称为同步复接/分接。在实际应用中，通常总是把数字复接器和数字分接器装在一起做成一个设备，称为复接分接器(缩写为Muldex)。图1.1 数字复接器的基本组成图1.2 数字分接器的基本组成图数字复接器的基本组成如图1.1所示。数字复接器的作用是把两个或两个以上的支路数字信号按时分复接方式合并成为单一的合路数字信号。数字复接器由定时、调整和复接单元所组成。定时单元的作用是为设备提供统一的基准时间信号，备有内部时钟，也可以由外部时钟推动。调整单元的作用是对各输入支路数字信号进行必要的频率或相位调整，形成与本机定时信号

3、完全同步的数字信号。复接单元的作用是对已同步的支路信号进行时间复接以形成合路数字信号。数字分接器的基本组成如图1.2所示。数字分接器的作用是把一个合路数字信号分解为原来支路的数字信号。数字分接器由 同步、定时、分接和恢复单元所组成。定时单元的作用是为分接和恢复单元提供基准时间信号，它只能由接收的时钟来推动。同步单元的作用是为定时单元提供控制信号，使分接器的基准时间与复接器的基准时间信号保持正确的相位关系，即保持同步。分接单元与复接单元相对应，分接单元的作用是把输入的合路数字信号(高次群)实施时间分离。分接器的恢复单元与复接器的调整单元相对应，恢复单元的作用是把分离后的信号恢复成为原来的支路数字

4、信号。将低次群复接成高次群的方法有三种；逐比特复接；按码字复接：按帧复接。在本实验中，由于速率固定，信息流量不大，所以我们所应用的方式为按码字复接，下面我们把这种复接方式作简单介绍。按码字复接：对本实验来说，速率固定，信息结构固定，每8位码代表一“码字”。这种复接方式是按顺序每次复接1个信号的8位码，输入信息的码字轮流被复接。复接过程是这样的：首先取第一路信息的第一组“码字”，接着取第二路信息的第一组“码字”，再取第三信息的第一组“码字”，轮流将3个支路的第一组“码字”取值一次后再进行第二组“码字”取值，方法仍然是：首先取第一路信息的第二组码，接着取第二路信息的第二组码，再取第三路信息的第二组

5、码，轮流将3个支路的第二组码取值一次后再进行第三组码取值，依此类推，一直循环下去，这样得到复接后的二次群序列（d）。这种方式由于是按码字复接，循环周期较长，所需缓冲存储器的容量较大，目前应用的很少。图1.3 按码字复接示意图（a）第一路信息；（b）第二路信息；（c）第三路信息；（d）复接后2本实验所用的同步复接模块的结构原理 本实验所用到的固定速率时分复用端的原理方框图如图1.4所示。这些模块产生三路信号时分复用后的FY_OUT信号，信号码速率约为128KB，帧结构如图1.5所示。帧长为24位，其中首位无定义，第2位到第8位是帧同步码（7位巴克码1110010），另外16位为2路数据信号，每路

6、8位。此FY_OUT信号为集中插入帧同步码时分复用信号。同时通过发光二极管来指示码型状态：发光二极管亮状态表示1码，熄状态表示0码。本实验中用到的电路，除并行码产生器和8选一电路是由分立器件组成的外，其他电路全都在两片大规模集成电路XC95XL144TQ100-5（以下简称CPLD）内部。 下面对时钟信号源、分频器、八选一、调整器及复接器等单元作进一步说明。（1）时钟信号源时钟是由晶振X1（20.48MHz）提供，它也是整个系统的时钟信号源。20.48MHz时钟经CPLD分频得到本实验所需的时钟信号CLK1，FCLK1=4.096KHz。图1.4 复用器原理方框图图1.5 帧结构 （2）分频器

7、 分频器一首先进行16分频，输出信号频率为256kHz。然后采用另一分频器二完成2、4、8、16运算，输出BS、S1、S2、S3等4个信号。BS为位同步信号，频率为128kHz。S1、S2、S3为3个选通信号，作为八选一的选通信号，频率分别为BS信号频率的1/2、1/4和1/8。分频器三是一个二一十进制加计数器，对BS信号进行24分频，分别输出选通信号S4、S5，这两个信号的频率相等、等于BS信号频率的1/24。其中S5作为帧同步时钟FS。分频器输出的S1、S2、S3、S4、S5等5个信号的波形如图1.6（a）和1.6（b）所示。图1.6 分频器输出信号波形（3）八选一 采用8路数据选择器74

8、LS151，它内含了8路传输数据开关、地址译码器和三态驱动器，其真值表如表1-1-1所示。U100、U101和U102的地址信号输入端A、B、C并连在一起并分别接S1、S2、S3信号，它们的8个数据信号输入端x0 x7分别与K100、K101、K102输出的8个并行信号连接。由表1.1可以分析出U100、U101、U102输出信号都是码速率为128KB、以8位为周期的串行信号。表1.1 74151真值表CBAINHDISZ00000x000100x101000x201100x310000x410100x511000x611100x71001高阻（4）调整器调整器的作用是将输入的3路串行信号进行

9、速率及时隙调整，以达到复接的时序要求。 （5）复接器如图1.3中所示，三路串行信号a,b,c经复接口后的复接输出信号FY_OUT见波形d。复接器主要有两种复接电路：一种为同步复接电路，一种为异步复接电路，在固定速率时分复用时，由于被复接的三个支路是同步的信号，所以本实验采用的是同步复接电路，而异步复接电路将在变速率时分复用实验中进行细述。图1.7 复接波形示意图在本实验中，送入复接器的三路信号为同频同相的信号，且帧长一样，我们所使用的复接方式为按码字复接，即一次复接8位码，示意图如图1.7所示。其中：F1、F2、F3分别为复接时钟，D1、D2、D3为调整后的三路数据，FY_OUT为复接后的信号

10、。FS信号可用作示波器的外同步信号，以便观察FY_OUT的帧结构。FS信号、FY_OUT信号之间的相位关系如图1.8所示，图中FY_OUT的无定义位为0，帧同步码为1110010，数据1为11110000，数据2为00001111。FS信号的低电平、高电平分别为8位和16位数字信号时间，其上升沿比NRZ-OUT码第一位起始时间超前一个码元。图1.8 FS、FY-OUT波形3. 本实验所用的同步分接模块的结构原理分接端原理方框图如图1.9所示。它输入单极性非归零信号（帧结构如图1.10所示），由位同步信号提取电路和帧同步信号产生器产生位同步时钟信号（BS）和帧同步信号（FS），通过BS、FS这把

11、两路数据信号从时分复用信号中分离出来，两个8位的并行数据信号，两个并行信号驱动16个发光二极管，左边8个发光二极管显示第一路数据，右边8个发光二极管显示第二路数据，二极管亮状态表示“1”，熄灭状态表示“0”。两个串行数据信号码速率为数字源输出信号码速率的1/3。图1.9 分接端原理方框图图1.10 FY_OUT信号帧结构本实验用到的电路中，除了显示电路是由分立器件组成的外，其他电路全都在两片大规模集成电路XC95XL144TQ100-5（以下简称CPLD）内部。各组成模块功能说明：1)位同步提取器（全数字锁相环）：位同步提取器的作用是：从输入的FY_IN信号中提取位同步信息，通过数字锁相环产生

12、本地的位同步时钟信号BS，该位同步信号（BS）为整个解复用电路的主要时钟信号。数字锁相的原理方框图如图1.11所示，它由稳定度振荡器、分频器、相位比较器和控制器组成。其中，控制器包括图中的扣除门、附加门和“或门”。高稳定度振荡器产生的信号经整形电路变成周期性脉冲，然后经控制器再送入分频器，输出位同步脉冲序列。若接收码元的速率为F（波特），则要求位同步脉冲的重复速率也为F（赫）。这里晶振的振荡频率设计在nF（赫），由晶振输出经整形得到重复频率为nF（赫）的窄脉冲（图1.11中的b(b)）。如果接收端晶振输出经n次分频后，不能准确地和收到的码元信号同频同相，这时就要根据相位比器输出的误差信号，通过

13、控制器对分频器进行调整。从经微分、调整后的码元信息中就可以获得接收码元所有过零点的信息，其工作波形如图1.12所示。得到接收码元的相位后，再将它加于相位比较器去比较。首先，先不管图中的迟延3，设接收信号为不归零脉冲（波形a），我们将每个码元的宽度分两个区，前半码元称为“滞后区”，即若位同步脉冲波形b落入此区，表示位同步脉冲的相位滞后于接收码元的相位；同样，后半码元称为“超前区”。接收码元经微分调整，并经迟延4电路后，输出如波形e所示的脉冲。当位同步脉冲波形b（它是由n次分频器d端的输出，取其上升沿而形成的脉冲）位于超前区时，波形e和分频器d端的输出波形d使与门A有输出，该输出再经过迟延1就产生

14、一超前脉冲（波形f）。若位同步脉冲波形b（图中的虚线表示）落于滞后区，分频器c端的输出波形（c端波形和d端波形为反相关系）如波形c所示，则与门B有输出，再经过迟延2产生一滞后脉冲（波形g）。这样，无论位同步脉冲超前或滞后，都会分别送出超前或滞后脉冲对加于分频器的脉冲进行扣除或附加，因而达到相位调整的目的。图1.12 波形图现在讨论图中的迟延3的作用。同波形图看到，位同步脉冲帅分频器d端输出波形（波形d）的正沿而形成的，所以相位调整的最后结果应该合波形d的正沿对齐窄脉冲e（即d的正沿位于窄脉冲之内）。若d端产输出波形最后调整到如波形图d所示的位置，则A、B两个与门都有输出；先是通过与门B输出一个

15、滞后脉冲，后是通过与门A输出一超前脉冲。这样调整的结果使位同步信号的相位稳定在这一位置，这是我们所需要的。然而，如果d端的输出波形调整到波形图d的位置，这时，A、B两个与门出都有输出，只是这时是先通过A门输出一超前脉冲，而后通过B门输出一滞后脉冲。如果不采取措施，位同步信号的相位也可以稳定在这一位置，则输出的位同步脉冲（波形b）就会与接收码元的相位相差180。克服这种不正确锁定的办法，是利用在这种情况下A门先有输出的这一特点。当A门先有输出时，这个输出一方面产和超前脉冲对锁相环进行调整；另一方面，这个输出经迟延3产生一脉冲将与门B封闭，不会再产生滞后脉冲。这样通过A六不断输出超前脉冲，就可以高

16、速分频器的输出的相位，直到波形d的正沿对齐窄脉冲（波形e）为止。2)帧同步电路图1.13 帧同步电路组成框图帧同步电路如图1.13可知，整个帧同步电路主要由分频器、帧同步码识别器、脉冲生成器和同步保护器四大部分组成。各组成电路的作用分别如下：分频器：主要是将位同步信号进行24分频得到与信源的帧同步信号同频的准帧同步信号，然后送入脉冲生成器进行相位调整。帧同步码识别器：从串行信号（FY_IN）识别出同步码（在我们系统中的同步码为：X1110010），当识别器识别到一组帧同步码时，它就输出一个脉冲，送入同步保护器；若输入的信号中没有同步码，则其始终输出低电平。同步保护器：当没有帧识别脉冲输入时，始

17、终输出一低电平，使脉冲生成器停止工作，这样就没有FS信号输出；当有连续的识别脉冲输入时，保护器输出满足时序要求的控制脉冲给脉冲生成器。脉冲生成器：当分频器和同步保护器都输出满足要求的时钟信号时，脉冲生成器才输出正确的帧同步脉冲；当分频器和同步保护器输出的信号不满足时序要求时，则将输出错误的FS信号。3)延迟器1、2、3，整形器：通过整形器，则可以将送来的FS信号进行脉冲调整，使其脉冲宽度刚好为8个码元宽度。延迟器主要是由移位寄存器组成，主要是对整形器送来的帧同步信号进行相位调整，以满足时序的需要。波形如图1.14所示。4)串/并变换：在FD及FD_7的作用下，串并转换器对输入的数据信号进行选通

18、转换：当FD为“1”时，转换器1工作，将第一路数据复原为并行数据并输出到发光二极管进行显示；当FD_7为“1”时，转换器2工作，将第二路数据复原为并行数据并输出到发光二极管进行显示。图1.14 变换后的信号波形五、实验步骤（以下实验步骤以1310nm光端机部分讲解，即实验箱左边的模块。1550nm光端机部分与其相同）1. 固定速率时分复用实验1)关闭系统电源，将固定速率数字信号源模块中的D1、D2、D3分别接到固定速率时分复用复接端D_IN1、D_IN2、D_IN3。2)打开系统电源，用示波器双通道分别测量并记录FS、BS、FY-OUT、D1、D2、D3信号波形，比较波形的对应关系，分析波形和

19、理论是否一致。2. 固定速率时分解复用实验1)关闭系统电源，将固定速率时分复用复接端接口FY_OUT接到固定速率时分复用分接端接口FY_IN。2)将D3端口所对应的八位拨码开关拨成帧同步码（7位巴克码1110010）。3)打开系统电源，观察实验结果，分析能否正常解复用。3. 实验所需端口说明D1、D2、D3：固定速率数字信号源输出端口D_IN1、D_IN2、D_IN3：复用模块数字信号输入端口FY-OUT：复用模块信号输出端口FY-IN：解复用模块信号输入端口BS：位同步信号输出端口FS：帧同步信号输出端口六、注意事项1.该实验设备系采用元件表面贴装方式制造，务必注意不能让金属导电物体掉落在电

20、路板上（特别注意示波器地线夹） ，否则极易烧毁设备。2.进行接线操作前必须先关闭电源（在箱体外部右侧），接线操作完成后检查无误再打开电源，不可带电插拔各类导线。3.夹示波器的地线夹时要注意看清GND地线标识，有的测试接线端子外形与地线端子相同，要谨防夹错，造成不必要的电路损坏。7、实验结果(1) 原数据：D1:11110000D2:00001111D3:01110010码宽：32us码速：31.25Kbps 示波器显示：第二部分 变速率时分复用/解复用实验一、实验目的1.掌握变速率时分复用的码速率调整原理。2.掌握变速率时分复用的复接/分接原理3.掌握逐比特复接的复接/分接原理。二、实验内容1

21、.认真学习实验指导，学习时分复用的异步复接/分接原理。2.搭建变速率时分复用/ 解复用实验连接电路。3.用示波器观察输入信号、调整速率后的信号、复接时钟信号，复接后的信号及分接后的信号，了解它们的对应关系。三、实验仪器示波器，RC-GT-型光纤通信实验系统。四、基本原理1变速率复接电路原理变速率复接电路组成框图如图2.1所示。图2.1复接电路组成框图各组成模块的功能说明如下：线路编码器（前4个）：把被复接的4个不同速率数据编码成具有相同标称速率的信号。正码速调整：进行码速调整，即把4个标称速率相同实际有容差的的信号都调整到同一速率上，使它们同步。位同步复接器：将4个支路已经同步的信码流复接成一

22、个高速率的二次群信号。线路编码器（最右边一个）：对复接后的信号进行编码，以便在接收端提取时钟。在实验一中我们已经知道数字复接由数字复接器(Digitalmultiplexer)和数字分接器两部分组成，且数字复接器是将同步的多路信号复接成一路信号，在本实验中，我们将讨论如何将异步的多路数字信号复接成一路信号，即异步复接。那么什么是异步复接呢？当输入支路数字信号不同步而与本机定时信号是异步的，即它们的对应生效瞬间不一定以同一速率出现，那么调整单元就要对各个支路数字信号实施频率和相位调整，使之成为同步信号，这种复接称为异步复接，这种复接器称为异步复接器。还有两种情况，即：如果输入支路数字信号的生效瞬

23、间相对于本机对应的定时信号是以同一标称速率出现，而速率的任何变化都限制在规定的容差范围内，这种复接称为准同步复接，这种复接器称为准同步复接器；如果被复接的各支路数字信号的时钟源是各自独立的，尽管它们的标称码率都相同，并允许在规定的容差范围内变化，这种准同步复接一般又称为异源复接。具有相同标称速率但不是由同一时钟源产生的两个信号通常就是准同步的。2正码速调整原理：在实验一中的三路信号(D1、D2、D3)复接时，由于各路是使用同一个时钟源，且频率、相位相同，是同步复接，因此实现起来较为简单。然而，在系统中，若要对四路不同计算机的串口数据进行复接，由于它们各自通信时的波特率不同，所以对它们进行复接，

24、应分三个步骤来进行：第一步将各输入信号进行编码，使它们速率的标称值相同；第二步将各支路的编码后的信码变换成与一个标准信号同频同相的信码，即先对各支路进行码速调整，使之达到码速同步；第三步进行同步复接，即将已同步的数码进行复接。后两个步骤组合起来就称为准同步复接，实现准同步复接，其重要概念是；先进行码速调整，再进行同步复接。码速调整为同步复接提供条件。码速调整有三种方式：正码速调整；正负码速调整；正零负码速调整。ITUT推荐使用正码速调整和正零负码速调整方式。我国大部分复用设备采用正码速调整方式，也有采用正零负码速调整方式的。目前应用的多是“脉冲插入同步”方式，这种方式是利用插入脉冲的方法来实现

25、调整的。所谓正码速调整就是将被复接的低次群的码速都提高，使其同步到某一规定的较高的码速上。例如在PCM基群的数码率标称值都是2 048kbs，但由于各个独立的时钟源总是存在偏差，因此，可根据复接帧的要求，确定脉冲的插入数目，使每个基群的数码率均由2 048kbs填充到所要求的数码率，二次群复接时为2112kbs。这样，码速都提高了，又达到了相互同步的目的。由于是用提高码速来使其同步，故称为正码速调整。在系统中，首先对输入的四路信号按一定速率进行编码，以便使四路信号速率的标称值相同，编码方式可以采用多种方式（如CMI、DMI，5B6B，4B1H等等），然后再对编码后的信号进行脉冲插入同步的正码速

26、调整，下面，我们对正码速调整中插入脉冲部分的原理作简单介绍。采用脉冲插入同步的正码速调整的原理如图2.2所示。该图只绘出一个支路的码速调整插入部分情况，去插入部分和复接部分没有绘出。图2.2 脉冲插入同步方式插入部分的原理示意图方框图；(b)支路输入数码流fi，(c)码速调整后的数码流fm; 基群输入的数字信号先写入到一个缓冲存储器，写入速率是编码速率，读出时钟频率则是码速调整后的速率fm，而fmfi，所以存储器是读得快写得慢，即存储器处于“快读慢写”状态。快读慢写会出现什么结果呢?从图中可以看出，第1个脉冲经过一段时间后读出，第2个脉冲的读出，其经过的时间长度比前者要短一些，因读出速度比写入

27、速度快，以后的写入与读出时间差，即相位差愈来愈小，在第6个脉冲时两者相位差已很小，即将出现取空状态，当相位差小到一定程度时，由相位比较器(在缓冲存储器中)发出插入请求，要求插入脉冲控制电路发出一个插入指令，停止一次读出，同时在此瞬间插入一个脉冲，如图中虚线位置所示。插入脉冲是不携带信息的，所以在接收端应把它去掉，为此，发送端在插入脉冲的同时，必须发出一个标志信号通知接收端，据此判别出哪些是插入脉冲，然后把它去掉以恢复原始信号。正码速调整过程的要点如下：a)输入的数码流以fi的速率写入缓冲存储器；缓冲存储器以fm的速率读出，即进行快读慢写。b)当读时钟与写时钟的相差小到某一规定值时，由鉴相器检出

28、其状态，要求插入脉冲控制电路发出一个指令，此指令控制三个动作；停止一次读出；插入一个脉冲，给插入脉冲作出标志。c)4个基群支路的速率都正调整到fm后，再复接成二次群。即fifmX44fm。以上就是系统所采用的码速率调整部分、逐比特同步复接的原理介绍，通过这两部分的协同工作，就可以将输入的四路异步信号复接成一路串行信号进行传输。3变速率分接电路原理分接端的原理框图如图2.3所示。图2.3 分接电路原理框图各组成模块的功能说明如下：定时提取：从输入信号中提取定时信息，为其他模块提供时钟。线路译码（最左边一个）：在时钟作用下，对输入信号进行译码，同步，最后供给分接器和去插入控制器。分接器：把二次群数

29、码流分接成4组，分路送入缓冲存储器。缓冲存储器：在进行读、写时有一定的存储缓冲作用，分接侧的缓冲存储器与复接侧的缓冲存储器大体相同，所有不同是分接侧的缓冲存储器不包括相位比较器，比相工作由锁相环完成。分接定时器：为缓冲存储器提供一个已扣除插入脉冲的写脉冲。去插入控制器：提供一种控制，通过它的控制把接收的数码流中的插入脉冲去掉。首先由它检出插入标志信号脉冲，经过择多判决，如果判断出接收数据流中有插入脉冲，就进行消插，将插入脉冲去掉。锁相环：为缓冲存储器提供读出时钟。去插入原理示意图如图2.4所示。在接收端，当收到发送端的标志信号后，它连同信号一起通过一个标志信号检出电路而被检出，因而产生一个“消

30、插指令”，把写入脉冲禁掉一个，也就是不使插入脉冲写入存储器。如图(c)所示，即原虚线所示的位置空着了。这时，数码与原来的数码次序一样(因已扣除了插入脉冲)，但时间间隔是不均匀的，中间有间隙。因此，在接收端，要恢复原数码，必须从图(c)波形中，提取时钟fi，即是将已去掉插入脉冲的数码流均匀化。这一任务用一个锁相环来完成。锁相环框图如图2.5所示。由鉴相器、压控振荡器和低通滤波器组成。压控振荡器的输出是读出时钟fi，相位为0。鉴相器有两个输入信号：一个是写入时钟fm，它是已扣除插入脉冲的序列，其相位为i；另一个是压控振荡器的输出fi。鉴相器将两信号进行相位比较， 图2.4 同步脉冲去插入原理示意图

31、（a）方框图；（b）码速调整后的数码流fm；（c）扣除插入脉冲后的接收信号；（d）恢复后的原数码流fi鉴相器的输出电压ud与它们的相差e成比例，经过低通滤波器滤出的直流成分uc，即为其平均值。uc作为VCO的控制电压，通过环路的作用，使fi与fm同步，即振荡器振荡在平均频率fi上，使读出脉冲的间隔均匀了。图2.5 收端读出脉冲均匀化(a)fm(已扣除塞入脉冲)；(b) fm(写入)；(c) fi(读出)；(d) ud=kde为了使塞入脉冲的塞入和去塞入更可靠一些，往往采用定位塞入法。而塞入脉冲的标志信号往往是与帧同步信号一起传送，这时数据信道与信息信道合成为一个信道。 综上所述，接收端工作过程要点如下：1)定时再生电路再生fm，作为写入时钟。2)由插入脉冲检测电路检测出插入脉冲后，发出扣除插入脉冲指令，把写入脉冲禁掉一个，即不使插入脉冲写入存储器。3)将已扣除塞入脉冲的fm送到锁相鉴相器，通过锁相环的作用，获得读出时钟fi，即恢复为原来