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1、 uvm_driver需要参数（REQ RSP），比uvm_component增加了几个成员。重要的是seq_item_port和req/rsp. （src/comps/uvm_driver.svh） monitor/scoreboard 派生自 uvm_monitor和uvm_scoreboard， 但是uvm_monitor和uvm_scoreboard并没有在uvm_component基础上做扩展。 src/comps/uvm_monitor.svh sequencer要派生自uvm_sequencer. sequencer做了很多扩展，但是如果我们自己写的sequencer里没有增加成

2、员的话，可以直接写如下代码：typedef uvm_sequencer #（传递的sequence_item类名） sequencer类名; 因为sequencer在agent中例化，所以一般写在agent类文件里。 reference_model派生自uvm_component. agent要派生自uvm_agent. uvm_agent里多了一个is_active的成员。一般根据这个active来决定是否实例化driver和sequencer. is_active变量的数值需要在env的build_phase里设置完成（可以直接设置，也可以用uvm_config_db#（int）:set）

3、。 env要派生自uvm_env. uvm_env没有对uvm_component扩展。 src/comps/uvm_env.svh 所有的test都要派生自uvm_test或者它的派生类。uvm_test也没扩展 src/comps/uvm_test.svhuvm_object和uvm_component的macromacro非常重要，事关把这些类的对象注册到factory机制中去。uvm_object macro1）对于uvm_sequence_item就统一用（假设不用parameter）：uvm_object_utils_begin（item类名）. field_automationu

4、vm_object_utils_end2）对于uvm_sequence，要加上uvm_object_utils（sequence 类名）可能还需要uvm_declare_p_sequencer（sequencer类名）的声明uvm_component macro对于driver monitor reference_model scoreboard sequencer case agent env这些uvm_component派生类都要加上：uvm_component_utils（类名）uvm_component里的成员也可以像uvm_object里成员一样，用field_automation机

5、制。field_automation机制：对于uvm_object派生类来说，field_automation机制让对象自动有的copy compare print pack unpack等函数，简化了实现uvm_component派生类里一些function/task的工作量对于uvm_component派生类来说，field_automation机制最重要的是 可以在build_phase中自动获取uvm_config_db#（）:set（）的数值（必须加super.build_phase（phase）- 也就是不用写 uvm_config_db#（）:get（） 注意： field_au

6、tomation的macro的类型要和uvm_config_db的参数类型一致：如下示例代码， field_int vs uvm_config_db#（bit47:0） 这个时候super.build_phase（）是不起作用的。想要起作用的话，需要用clone = new + copy 源代码中可以看到clone函数一上来会做一次create，然后调copy函数src/base/uvm_object.svh3.2 UVM的树形结构uvm_component的new/create要注意第一个参数是名字，第二个参数是parent指针。UVM真正的树根是“uvm_top”. 根据上面这个树结构，可

7、以看出一个个component的parent是什么。uvm_top的parent是null。 当一个component在实例化的时候，如果parent参数设成null，那么parent参数会被仿真器自动设置成uvm_root的实例uvm_top. 在6.6.1章节里也提到了，sequence在uvm_config_db#（）：get（）的时候，第一个参数设成“null”，实际就是uvm_root:get（） 3.5.1章节也提到了这个 层次结构函数：get_parent（） get_child（string name） 这两个分别获取parent指针和指定名字的child指针。get_chil

8、dren（ref uvm_component children$） 获取所有的child指针get_num_children（） 获取child个数get_first_child（ref string name） get_next_child（ref string name） 获取child的名字（反映到string name上），返回值是0/1两种情况应用参考代码如下（改动的2.5.2例子中的my_agent.sv）：上述代码是在connet_phase中实现的。上述代码的打印结果如下：my_agents name is uvm_test_top.env.i_agt, parents ful

9、l path is uvm_test_top.env, children num is 3uvm_test_top.env.i_agt 0 child: drv - full path:uvm_test_top.env.i_agt.drvuvm_test_top.env.i_agt 1 child: mon -uvm_test_top.env.i_agt.monuvm_test_top.env.i_agt 2 child: sqr -uvm_test_top.env.i_agt.sqrThis should be i_agt. my_agents name is uvm_test_top.en

10、v.i_agtuvm_test_top.env.i_agt first child name is drvuvm_test_top.env.i_agt next child name is monuvm_test_top.env.i_agt next child name is sqrs name is uvm_test_top.env.o_agt, parents full path is uvm_test_top.env, children num is 1uvm_test_top.env.o_agt 0 child:uvm_test_top.env.o_agt.monUVM_WARNIN

11、G /tools/synopsys/vcs/G-2012.09/etc/uvm/src/base/uvm_component.svh（1846） 0: uvm_test_top.env.o_agt NOCHILD Component with name drv is not a child of component uvm_test_top.env.o_agtThis should be o_agt. my_agents name is uvm_test_top.env.o_agtuvm_test_top.env.o_agt first child name is mon3.3 field a

12、utomation 机制注意数组类型的field macro比一般的要少real和event的macro. 一般的对于enum类型有3个参数，而数组的只有2个参数。 联合数组的macro比较多常用函数需要注意 pack unpack pack_bytes unpack_bytes pack_ints unpack_ints 返回值都是bit个数。field-automation标记位17bit中 bit0 copy bit1 no_copy bit2 compare bit3 no_compare bit4 print bit5 no_print bit6 record bit7 no_rec

13、ord bit8 pack bit9 no_packUVM_ALL_ON是 b000000101010101UVM_ALL_ON|UVM_NO_PACK 这样就会忽略掉pack bitfield-automation的macro可以和if结合起来，参考3.3.4的代码 uvm_object_utils_begin（my_transaction） uvm_field_int（dmac, UVM_ALL_ON） uvm_field_int（smac, UVM_ALL_ON） if（is_vlan）begin uvm_field_int（vlan_info1, UVM_ALL_ON） uvm_fie

14、ld_int（vlan_info2, UVM_ALL_ON） uvm_field_int（vlan_info3, UVM_ALL_ON） uvm_field_int（vlan_info4, UVM_ALL_ON） end uvm_field_int（ether_type, UVM_ALL_ON） uvm_field_array_int（pload, UVM_ALL_ON） uvm_field_int（crc, UVM_ALL_ON | UVM_NOPACK） uvm_field_int（is_vlan, UVM_ALL_ON | UVM_NOPACK） uvm_object_utils_end

15、这个is_vlan变量可以在sequence里约束成0或1，来实现vlan或非vlanps： 我觉得这个地方代码其实写成像3.3.3里的有一个crc_error的rand bit的更合理一些。然后crc_error是UVM_ALL_ON|UVM_NOPACK，而crc是UVM_ALL_ON3.4 UVM打印信息控制get_report_verbosity_level（）set_report_verbosity_level（UVM_HIGH） 只对当前调用的component起作用set_report_verbosity_level_hier（UVM_HIGH） 对当前及下面所有的compone

16、nt起作用simv +UVM_VERBOSITY=UVM_HIGH 命令行方式 - 我觉得用这个就可以了重载打印信息：set_report_severity_override（UVM_WARNING,UVM_ERROR）;上述函数都是在connect_phase及后面的phase使用设置UVM_ERROR到达一定数量结束仿真set_report_max_quit_count（int） 设成0就是无论多少error都不退出get_report_max_quit_count（） 返回如果是0，说明无论多少error都不退出设置在main_phase前调用。simv +UVM_MAX_QUIT_CO

17、UNT=103.4.4 3.4.5 3.4.6 3.4.7 我觉得应该用不大到，就不做笔记了3.5 config_db机制uvm_config_db#（类型）:set/get（component指针,”,”变量名字”，para4）都是4个参数：第一个参数是一个component指针，如果是null的话，相当于uvm_root:get（）第二个参数是个路径字符串， 第一和第二两个参数组和成一个完整的路径第三个参数对于set、get要完全一致，是变量名字set的para4是数值，get的para4是变量component中的成员变量如果：1） component用uvm_component_uti

18、ls宏注册2） 变量用field-automation宏注册3） component的build_phase函数里有super.build_phase（phase）那么可以省略get语句跨层次多重set的时候，看set的第一个参数，层级越高，优先级越高。调用set的时候，第一个参数尽量使用this同层次设置的时候是时间优先非直线设置的时候注意 第一和第二参数的使用，如果需要parent指针，则要用this.m_parentconfig_db机制支持通配符，但是作者不推荐使用通配符。 但是在对sequence的成员set的时候需要用通配符（6.6.1章节）。使用如下函数调试 config_dbc

19、heck_config_usage（） print_config（1/0） 这两个函数在connect_phase函数中调simv +UVM_CONFIG_DB_TRACE第二个参数设置错误不会报错！- config_db机制务必要注意参数的书写。第4章 UVM中的TLM1.0通信TLM 是Transaction Level Modeling缩写这章要搞清楚 port export imp fifo以及几种操作function/task 和对应component中要实现的function/task下面的箭头方向都是控制流的方向，不是数据流方向。我觉得作为一个VMM用户会觉得TLM有点难理解，总

20、想用VMM_CHANNEL去套，结果把自己搞晕。像port等其实是调imp所在component的task/function.我看UVM源代码里有一个uvm_seq_item_pull_port的class，它的基类是uvm_port_base. 在uvm_driver的成员seq_item_port就是这个类型的。 与它对应的是uvm_seq_item_pull_imp，uvm_sequencer的成员seq_item_export就是这种类型。在my_agent.sv中会connect它们。4.2端口互连port是动作的发起者，export是动作接收者，但是需要以一个imp来结束。可以po

21、rt export imp port port imp 也可以port imp export impport imp用的较多，port port imp可以用port指针赋值来实现port port（4.3.2章节）操作：put get/peek transport, transport相当于一次put+一次getpeek和get的不同（4.3.4章节）: 使用uvm_tlm_analysis_fifo的时候，get任务会使fifo中少一个transaction；而peek任务是fifo把transaction复制一份发出，内部缓存中的transaction不会减少。- 一般情况下peek完以

22、后，还得调get。上述操作都有阻塞和非阻塞之分。 port export imp的类型也有blocking和nonblocking之分。port/export/imp类型： put/get/peek/get_peek/transport blocking/nonblocking/不区分blocking-nonblocking之分imp要多一个参数，除了声明transaction类型（或者REQ RSP类型）以外，还要声明实现这个接口的componentconnect的一定是同类型的port/export/impTLM的关键在于“与imp对应的component中task/function的实现

23、”。假设A_port.connect（B_imp）,那么需要实现的task/function为：A_portB_impTask/functionFunctionuvm_blocking_put_portuvm_blocking_put_impputnonblocking_putnonblocking_put_imptry_put can_putblocking_transporttransportnonblocking_transportnb_transportget_peekget peektry_get can_get try_peek can_peekget/peek/get_peek和

24、put类似， 上述task或function必须要实现，如果用不到就写个空函数（章节4.2.9）。注意 上述task或者function的参数。 put是一个transaction参数，get/peek是output的transaction参数，transport是一个req参数一个output的rsq参数。连接用connect函数实现，从名字就可以看出来，这个必须在connect_phase中调。4.3通信方式这节应该是本章重点。 实际使用中用analysis_port analysis_imp 还是 port tlm_analysis_fifo port 可以根据实际情况自己决定。anal

25、ysis_port（analysis_export）可以连接多个imp（一对多的通信） put和get系列端口与相应imp的通信通常是一对一的（可以一对多，但是本书没有给出一对多的例子 4.2.1章节有介绍）。 analysis_port（analysis_export）更像是一个广播analysis_port（analysis_export）没有阻塞和非阻塞的概念。它是一个广播，不等与它相连的其他端口的响应。analysis_port（analysis_export）必须连的imp是analysis_imp. analysis_imp所在的component必须定义个write的functi

26、on - 注意：是function代码示例：4.3.1示例代码的analysis_port文件夹component C和B的代码基本一致。 env的connect_phase函数里做connect：component中有多个imp的时候，如何实现write函数？4.3.2给的例子中，scoreboard有两个imp,分别从output_agent和reference-model的analysis_port获取transaction，然后做compare. 这个时候需要用：uvm_analysis_imp_decl（_标记） 这个macro，然后“write”函数变成 “write_标记（）”函

27、数，analysis_port所在component不用变，还是调write（）函数即可。 代码示例如下：使用macro声明write函数变名字analysis_port所在component实现不变。使用uvm_analysis_fifo（uvm_tlm_analysis_fifo）, analysis_fifo的本质是一块缓存+两个imp. 用fifo来实现 port fifo port使用fifo最重要的是 选好两端的port类型,然后根据选好的两端port类型，来选择fifo上要连接的imp/export fifo本身实现了write（） put（） get（） peek（）等一系列的

28、function/task，在两端port所在的component中直接调就可以。连接在fifo两端的都是port，所以connect函数的起点是两端。4.3.3的示例代码：可以看到env里声明的几个fifo都是connect_phase函数中connect函数括号里的参数。i_agt.ap、o_agt.ap和mdl.ap是analysis_portmdl.port、scb.exp_port和scb.act_port都是blocking_get_portfifo上有很多export，但是这些export实际都是impsrc/tlm1/uvm_tlm_fifo_base.svh上面连接的agt_mdl