硬件各方面IC笔试 面试题目集合Word格式.docx

1、9、怎样的频率响应算是稳定的，如何改变频响曲线。右半平面无极点，虚轴无二阶以上极点。10、基本放大电路种类，优缺点，特别是广泛采用差分结构的原因。共射放大电路具有较高的放大倍数；输入和输出信号相位相反；输入电阻不高；输出电阻取决于Rc的数值。若要减小输出电阻，需要减小Rc的阻值，这将影响电路的放大倍数。 共集电极电路电压放大倍数小于1；输入和输出信号同相；输入电阻较高，信号源内阻不很低时仍可获取较大输入信号；输出电阻较小，所以带负载能力较强。因此，它多用于输入级或输出级。对由于衬底耦合产生的输入共模噪声有着抑制作用11、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。（未知）1

2、1、画差放的两个输入管。12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的运放电路。13、用运算放大器组成一个10倍的放大器。14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点的 rise/fall时间。（Infineon）15、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R上电压，要求绘制这两种电路输入电压的频谱，判断这两种电路8、给出一个差分运放，如何相位补偿，并画补为高通滤波器，何为低通滤波器。当RC16、有源滤波器和无源滤波器的原理及区别?（新太硬件）17、有一时域信号S=V0sin（2pif0t）

3、+V1cos（2pif1t）+V2sin（2pif3t+90）,当其通过低通、带通、高通滤波器后的信号表示方式。18、选择电阻时要考虑什么？（东信笔试题）19、在CMOS电路中，要有一个单管作为开关管精确传递模拟低电平，这个单管你会用P管还是N管，为什么？仕兰微电20、给出多个mos管组成的电路求5个点的电压。（Infineon笔试试题）21、电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构，简单描述其优缺点。22、画电流偏置的产生电路，并解释。23、史密斯特电路,求回差电压。（华为面试题）24、晶体振荡器,好像是给出振荡频率让你求周期（应该是单片机的,12分之一周期.） （华

4、为面试题）25、LC正弦波振荡器有哪几种三点式振荡电路，分别画出其原理图。26、VCO是什么,什么参数（压控振荡器?） （华为面试题）27、锁相环有哪几部分组成？28、锁相环电路组成，振荡器（比如用D触发器如何搭）。29、求锁相环的输出频率，给了一个锁相环的结构图。30、如果公司做高频电子的，可能还要RF知识，调频，鉴频鉴相之类，不一一列举。31、一电源和一段传输线相连（长度为L,传输时间为T），画出终端处波形，考虑传输线无损耗。给出电源电压波形图，要求绘制终端波形图。32、微波电路的匹配电阻。33、DAC和ADC的实现各有哪些方法？（仕兰微电子）34、A/D电路组成、工作原理。35、实际工作

5、所需要的一些技术知识（面试容易问到）。如电路的低功耗，稳定，高速如何做到，调运放，布版图注意的地方等等,一般会针对简历上你所写做过的东西具体问，肯定会问得很细（所以别把什么都写上，精通之类的词也别用太多了），这个东西各个人就不一样了，不好说什么了。数字电路1、同步电路和异步电路的区别是什么？（仕兰微电子）2、什么是同步逻辑和异步逻辑？（汉王笔试）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。3、什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。

6、 同时在输出端口应加一个上拉电阻。4、什么是Setup 和Holdup时间？（汉王笔试）5、setup和holdup时间,区别.（南山之桥）6、解释setup time和hold time的定义和在时钟信号延迟时的变化。7、解释setup和hold time violation，画图说明，并说明解决办法。（威盛VIA2003.11.06 上海笔试试题） Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不

7、满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发器。建立时间（Setup Time）和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量

8、和保持时间裕量。8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？ 常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连

9、。TTL接CMOS需要在输出端口加一上拉电阻接到5V或者12V。11、如何解决亚稳态。（飞利浦大唐笔试） 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。12、IC设计中同步复位与 异步复位的区别。（南山之桥）13、MOORE 与 MEELEY状态机的特征。（南山之桥）14、多时域设计中,如何处理信号跨时域。15、给了reg的setup,hold时间，求中

10、间组合逻辑的delay范围。（飞利浦大唐笔试）Delay q,还有 clock的delay,写出决定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06 上海笔试试题）18、说说静态、动态时序模拟的优缺点。19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing。20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。22、卡诺图写出逻辑表达使。（威盛VIA 2003.11.06 ）23、化简F（A,B,C,D）= m（1

11、,3,4,5,10,11,12,13,14,15）的和。（威盛）24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve （Vout-Vin） And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛笔试题circuit design-beijing-03.11.09）25、To desi

12、gn a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）unCoxW/L?27、用mos管搭出一个二输入与非门。（扬智电子笔试）28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has fas

13、ter response for output rising edge.（less delay time）。（威盛笔试题circuit design-beijing-03.11.09）29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔试） 30、画出CMOS的图，画出tow-to-one mux gate。31、用一个二选一mux和一个inv实现异或。（飞利浦大唐笔试）32、画出Y=A*B+C的cmos电路图。（科广试题）33、用逻辑们和cmos电路实现ab+cd。34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C（D+E

14、）。（仕兰微电子）35、利用4选1实现F（x,y,z）=xz+yz。36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化简）。37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。（Infineon笔试）38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知）39、用与非门等设计全加法器。（华为）40、给出两个门电路让你分析异同。41、用简单电路实现，当A为输入时，输出B波形为

15、（仕兰微电子）42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。43、用波形表示D触发器的功能。（扬智电子笔试）44、用传输门和倒向器搭一个边沿触发器。45、用逻辑们画出D触发器。（威盛VIA 2003.11.06 上海笔试试题）46、画出DFF的结构图,用verilog实现之。47、画出一种CMOS的D锁存器的电路图和版图。（未知）48、D触发器和D锁存器的区别。（新太硬件面试）49、简述latch和filp-flop的异同。（未知）50、LATCH和DFF的概念和区别。51、

16、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。52、用D触发器做个二分颦的电路.又问什么是状态图。（华为）53、请画出用D触发器实现2倍分频的逻辑电路？汉王54、怎样用D触发器、与或非门组成二分频电路？（东信笔试）55、How many flip-flop circuits are needed to divide by 16? （Intel） 16分频？56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage. （未知）57、用D触发器

17、做个4进制的计数。（华为）58、实现N位Johnson Counter,N=5。59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？60、数字电路设计当然必问Verilog/VHDL，如设计计数器。61、BLOCKING NONBLOCKING 赋值的区别。65、请用HDL描述四位的全加法器、5分频电路。（仕兰微电子）66、用VERILOG或VHDL写一段代码，实现10进制计数器。）67、用VERILOG或VHDL写一段代码，实现消除一个glitch。68、一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解的）。（威盛VIA 2003.11.

18、06 上海69、描述一个交通信号灯的设计。70、画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。71、设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱数。 （1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求。72、设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零：（1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求；（3）设计工程中可使用的工具及设计大致过程。73、画出可以检测10010串的状态图,并verilog实现之。74、用FSM实现101101的序列检测模块。

19、a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0。例如a： 0001100110110100100110 b： 0000000000100100000000 请画出state machine；请用RTL描述其state machine。78、sram，falsh memory，及dram的区别？79、给出单管DRAM的原理图 （西电版数字电子技术基础作者杨颂华、冯毛官205页图914b），问你有什么办法提高refresh time，总共有5个问题，记不起来了。（降低温度，增大电容存储容量）（Infineon笔试）81、名词:sram,ssram,sdram名词IRQ,BI

20、OS,USB,VHDL,SDRIRQ: Interrupt ReQuestBIOS: Basic Input Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Description LanguageSDR: Single Data Rate压控振荡器的英文缩写（VCO）。动态随机存储器的英文缩写（DRAM）。名词解释，无聊的外文缩写罢了，比如PCI、ECC、DDR、interrupt、pipeline、IRQ,BIOS,USB,VHDL,VLSI VCO（压控振荡器） RAM （动态随机存储器），FIR IIR DFT（离散傅

21、立叶变换）或者是中文的，比如：a.量化误差 b.直方图 c.白平衡 3、什么叫做OTP片（OTP（一次性可编程）、掩膜片，两者的区别何在？OTP与掩膜 OTP是一次性写入的单片机。过去认为一个单片机产品的成熟是以投产掩膜型单片机为标志的。由于掩膜需要一定的生产周期，而OTP型单片机价格不断下降，使得近年来直接使用OTP完成最终产品制造更为流行。它较之掩膜具有生产周期短、风险小的特点。近年来，OTP型单片机需量大幅度上扬，为适应这种需求许多单片机都采用了在片编程技术（In System Programming）。未编程的OTP芯片可采用裸片Bonding技术或表面贴技术，先焊在印刷板上，然后通过

22、单片机上引出的编程线、串行数据、时钟线等对单片机编程。解决了批量写OTP 芯片时容易出现的芯片与写入器接触不好的问题。使OTP的裸片得以广泛使用，降低了产品的成本。编程线与I/O线共用，不增加单片机的额外引脚。而一些生产厂商推出的单片机不再有掩膜型，全部为有ISP功能的OTP。4、你知道的集成电路设计的表达方式有哪几种？5、描述你对集成电路设计流程的认识。一般来说asic和fpga/cpld没有关系！fpga是我们在小批量或者实验中采用的，生活中的电子器件上很少见到的。而asic是通过掩膜得到的，它是不可被修改的。至于流程，应该是前端、综合、仿真、后端、检查、加工、测试、封装。 6、简述FPG

23、A等可编程逻辑器件设计流程。通常可将FPGA/CPLD设计流程归纳为以下7个步骤，这与ASIC设计有相似之处。1.设计输入。在传统设计中，设计人员是应用传统的原理图输入方法来开始设计的。自90年代初， Verilog、VHDL、AHDL等硬件描述语言的输入方法在大规模设计中得到了广泛应用。2.前仿真（功能仿真）。设计的电路必须在布局布线前验证电路功能是否有效。（ASCI设计中，这一步骤称为第一次Sign-off）PLD设计中，有时跳过这一步。3.设计编译。设计输入之后就有一个从高层次系统行为设计向门级逻辑电路设转化翻译过程，即把设计输入的某种或某几种数据格式（网表）转化为软件可识别的某种数据格

24、式（网表）。4.优化。对于上述综合生成的网表，根据布尔方程功能等效的原则，用更小更快的综合结果代替一些复杂的单元，并与指定的库映射生成新的网表，这是减小电路规模的一条必由之路。5.布局布线。在PLD设计中，3-5步可以用PLD厂家提供的开发软件（如 Maxplus2）自动一次完成。6.后仿真（时序仿真）需要利用在布局布线中获得的精确参数再次验证电路的时序。（ASCI设计中，这一步骤称为第二次Signoff）。7.生产。布线和后仿真完成之后，就可以开始ASCI或PLD芯片的投产 7、IC设计前端到后端的流程和eda工具。逻辑设计-子功能分解-详细时序框图-分块逻辑仿真-电路设计（RTL级描述）-

25、功能仿真-综合（加时序约束和设计库）-电路网表-网表仿真）-预布局布线（SDF文件）-网表仿真（带延时文件）-静态时序分析-布局布线-参数提取-SDF文件-后仿真-静态时序分析-测试向量生成-工艺设计与生产-芯片测试-芯片应用，在验证过程中出现的时序收敛，功耗，面积问题，应返回前端的代码输入进行重新修改，再仿真，再综合，再验证，一般都要反复好几次才能最后送去foundry厂流片。9、Asic的design flow（设计流程）。（威盛VIA 2003.11.06 上海笔试试题）（）11、集成电路前段设计流程，写出相关的工具。先介绍下IC开发流程：1.）代码输入（design input）用vh

26、dl或者是verilog语言来完成器件的功能描述，生成hdl代码语言输入工具：SUMMIT VISUALHDL MENTOR RENIOR图形输入: composer（cadence）; viewlogic （viewdraw）2.）电路仿真（circuit simulation）将vhd代码进行先前逻辑仿真，验证功能描述是否正确数字电路仿真工具： Verolog： CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS模拟电路仿真工具： *ANTI HSpice pspice，spectre micro microwave: eesoft : hp3.）逻辑综合（synthesis tools） 逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真中所没有考虑的门沿（gates delay）反标到生