VHDL秒表计时器Word下载.docx

1、 设置复位和启/停开关 复位开关用来使计时器清0，并作好清0准备。启/停开关的使用方法与传统的机械计时器相同，即按一下启/停开关，启动计时器开始计时，再按一下启/停开关计时终止。复位开关可以在任何情况下使用，即使在计时过程中，只要按一下复位开关，计时进程应立即终止，并对计时器清零。设计方案： 为了便于描述，将整个计时控制芯片分成5个子模块：键输入子模块（keyin）,时钟产生子模块（clkgen）,控制子模块（ctrl）,定时计数子模块（cntclk）和显示子模块（disp）,各模块之间信号连接关系的方框图如下：芯片设计：各模块程序及生成的符号文件如下：keyin模块设计该模块的描述是为了产生

2、单个复位脉冲res和启停脉冲stst.整个功能模块用两个进程语句描述。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity keyin isport（reset,start_stop,clk :in std_logic;res,stst :out std_logic）;end entity;architecture a of keyin issignal res0,res1,stst0,stst1 :std_logic;beginprocess（clk）if（clkevent and cl

3、k=0）thenres1=res0;res0=reset;stst1=stst0;stst0=start_stop;end if;end process;process（res0,res1,stst0,stst1）res=clk and res0 and （not res1）;stst=clk and stst0 and （not stst1）;end a;clkgen模块设计该模块的功能是产生100Hz的计时允许信号cntclk和25Hz的宽度为1ms的键输入时钟信号keycek.LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LO

4、GIC_UNSIGNED.ALL;ENTITY cnt10 IS PORT （reset,en,clk:IN STD_LOGIC; carry:OUT STD_LOGIC; q :OUT STD_LOGIC_VECTOR（3 DOWNTO 0）;END CNT10;ARCHITECTURE rtl OF cnt10 IS SIGNAL qs :STD_LOGIC_VECTOR（3 DOWNTO 0）; SIGNAL ca :STD_LOGIC;BEGIN PROCESS（clk） BEGIN IF（clkEVENT AND clk=1）THEN IF（reset= qs=0000; ELSIF

5、（en=） THEN IF（qs=1001= ca= ELSIF（qs=1000= qs+1; ELSEENTITY cnt4 IS carryOUT STD_LOGIC_VECTOR（1 DOWNTO 0）;END CNT4;ARCHITECTURE rtl OF cnt4 ISSTD_LOGIC_VECTOR（1 DOWNTO 0）;00 ELSIF （EN=1110=qs+1; END IF; END PROCESS; PROCESS（ca） q=qs; carry=ca AND en; END rtl;ctrl子模块该模块的功能是产生计时计数模块的计数允许信号cntenuse ieee

6、.std_logic_arith.all;entity ctrl isport（sysres,res,stst,cntclk:in std_ulogic;centen:out std_ulogic）;end ctrl;architecture rtl of ctrl issignal enb1:std_ulogic;process（stst,sysres,res）if（sysres= or res=） thenenb1elsif（ststevent and stst=not enb1;centen=enb1 and cntclk;end rtl;cntblk模块设计该模块的功能是实现计时计数，它由四个十进制计数器和两个六进制计数器串结而成。 PROCESS（ca,en）ENTITY cnt6 ISEND CNT6;ARCHITECTURE rtl OF cnt6 IS01010100