ISE63i使用指南.docx

1、ISE63i使用指南二、ISE 6.3i 快速入门本教程主要是向ISE的初学者描述和演示，在XILINX的ISE集成软件环境中，如何用VHDL和原理图的方式进行设计输入；如何用ModelSim仿真工具对设计进行功能仿真和时序仿真；如何实现设计。注：本教程的例子是在PC机上的ISE 6.x环境中实现的。本教程包括以下几个章节： 教程概述 设计开始 设计输入（VHDL） 行为模型仿真（功能仿真） 设计输入（顶层为原理图） 设计实现 对顶层文件进行仿真（时序仿真）要想更深入地学习、了解ISE设计工具，请阅读XILINX网站上的ISE深入教程（./support/techsup/tutorials/）

2、。教程概述完成本教程后，你将会对以下的设计流程有一个清楚的认识： 创建一个新的工程项，用Virtex器件作为设计的目标器件； 用ISE的语言摸板生成一个4位计数器的VHDL模块； 创建一个用波形输入的测试向量文件，并对4为计数器进行功能仿真； 创建一个顶层为原理图输入的设计； 在顶层原理图中调用计数器的VHDL模块； 把所有的模块连接在一起，并标出内连网线，总线以及I/O管脚的名称； 对4位计数器模块和顶层原理图的输入信号波形进行初始化设置，并队仿真长度进行约束； 对4位计数器模块进行功能和时序仿真，对顶层原理图设计进行时序仿真； 使用Floorplanner工具，查看经过布局布线后该设计的布

3、局情况； 参照“附录：EDIF设计方法”，完成网表（EDIF）文件输入的设计流程； 参照“附录：EDIF设计方法”，使用FPGA Editor，查看经过布局布线后该设计的布局和布线情况。设计开始本节主要描述本教程的软件要求，如何在PC机上运行ISE软件，以及如何获得再线帮助。软件要求为了完成本教程，你必须在你的PC机上安装以下软件： ISE 4.x ModelSim VHDL 如果在XILINX的软件安装过程中遇到问题，请参阅ISE安装指南（ISE Release Notes and Installation Guide）。 软件安装完后，环境变量应如下所述：1 在Windows 98 中，如

4、果你的ISE软件安装在C:XILINX目录下，ModelSim软件安装在C:Modeltech目录下，在C:autoexec.bat文件中，应该包含如下设置； SET XILINX=C:XILINX SET PATH=%XILINX%BINNT;C:Modeltechwin32; SET LM_LICENSE_FILE=%XILINX%datalincese.dat;C:Modeltechwin32license.dat;2 在Windows NT/2000中，通过选择 开始设置控制面板系统高级环境变量 选择来设置相应环境变量。关于在线申请ModelSim XE Starter License

5、,请选择开始程序ModelSim XESubmit License Request,可以在线申请ModelSim Xilinx Edition Starter的license文件。运行ISE软件对于PC机用户，可选择 开始程序 Xilinx ISE 4.x Project Navigator 来启动ISE软件。使用在线帮助你可以在ISE运行过程中，随时获得在线帮助。当你按下F1键时，帮助系统就会显示出正在运行过程的在线帮助。比如说，当你在运行ECS（原理图输入）时按下F1键，那么关于如何使用ECS的在线帮助就会显示出来。设计输入（VHDL）本节中，你将会利用VHDL语言模块来设计一个4位计数器

6、模块。首先，创建一个新的工程项和生成一个计数器模块；然后，参照计数器VHDL语言模块来完成一个4位计数器的VHDL设计。创建一个新的工程项按照以下步骤创建一个新工程项；1 选择File New Project ;2 在 New Project对话框中的Project Location下，键入新工程项存放的路径，或者点击Project Location旁的浏览按钮，选择你想存放新工程项的路径；3 在Project Name下，键入Tutorial。当你在Project Name下键入Tutorial后，在Project Location下会自动创建一个Tutorial的子目录；4 使用Value

7、处的下拉菜单，你可以对每种属性进行选择。在下拉菜单列表中，点击所需的属性值如下： 器件系列（Device Family）: Virtex 器件（Device）: xcv50-6bg256 设计流程（Design Flow）: XST VHDL 图 1-1 新工程项对话框 ( New Project Dialog Box ) 5点击OK。 ISE将会在工程项导航器（Project Navigator）中创建和显示你的新工程项。创建一个计数器模块按照以下步骤创建一个计数器VHDL模块：1 选择Project New Source;2 选择VHDL模块（VHDL Module）作为源程序类型；3 在

8、文件名中键入counter；4 点击Next;5 电击Next;6 点击Finish,完成这个新源程序的模板counter.vhd将会显示在HDL编辑窗口中，它包括计数器的Library,Use,Entity,Architecture等语句的描述。利用计数器模板修改你的计数器模板要完成这个计数器模块，你将要用到ISE的语言模板（ISE Language Template）工具，选择其中的计数器VHDL描述来完成counter.vhd的设计。1 选择Edit Language Templates来打开语言模板，或者通过点击工具栏中最右端的灯泡按钮来打开语言模板；2 在语言模板（Language

9、Templates）窗口中，通过点击“+” 符号来展开VHDL下的综合模板（Synthesis Templetes）; 图1-2 计数器语言模板（Counter Language Template）3 从VHDL综合模板中选择计数器模板（Counter Template）,并把它拖动或粘贴到源程序counter.vhd 的 begin 和 end 之间；4 关闭语言模板（Language Templates）窗口；5 将带有注释符号（-）的计数器端口定义的语句剪切并粘贴到计数器的实体（entity）描述中去。计数器端口定义语句如下：-CLK： in STD_LOGIC;-RESET： in S

10、TD_LOGIC;-CE，LOAD，DIR： in STD_LOGIC;-DIN：in STD_LOGIC_VECTOR(3 downto 0);-COUNT：inout STD_LOGIC_VECTOR(3 downto 0);6 去掉counter. Vhd 的源程序中端口定义语句前的注释符号（-）；7 去掉COUNT 端口定义语句后的分号（；），如下所示：COUNT：inout STD_LOGIC_VECTOR(3 downto 0)8 选择File Save，保存counter.vhd源程序。此时，你的counter.vhd 源程序应与 图1-3 中的VHDL描述一样。 图1-3 修改

11、后的计数器模块（Modified Counter Module）仿真行为模型（功能仿真）在本节中，你将会创建一个testbench波形，用于定义计数器模块所应有的功能。这个testbench 波形将被用于与Modelsim 仿真器连接，用来验证该计数器是否达到设计要求的功能和时延需求。创建一个testbench波形源文件首先，在 Project Navigator 中创建一个 testbench 波形源文件，该文件将在HDL Bencher中进行修改。1 在工程项窗口(Project Window) 的源文件中选中计数器（counter.vhd）；2 选择 Project New Source

12、;3 在新的对话框中，选择新文件类型为 Test Bench Waveform;4 键入文件名为“counter_tbw”;5 点击 Next;注：在其他工程项中，你可以将你的 testbench 波形与其他源文件关联。6 点击 Next ；7 点击 Finish ；此时， Bencher程序自动启动并等候你输入所需的时序需求。你现在可以指定仿真所需的时间参数。时钟高电平时间和时钟低电平时间一起定义了设计操作必须达到的时钟周期，输入建立时间定义了输入在什么时间必须有效，输出有效延时定义了有效时钟沿到达后多久必须输出有效数据。在本教程中，不需要改变任何默认的时间约束。默认的初始化时间设置如下：时

13、钟高电平时间（Clock high time） ：ns时钟低电平时间 （Clock low time） ：ns输入建立时间 (Input setup time） ：1ns输出有效时间（Output setup time） ：1ns8 点击，接受默认的时间设定。你的 testbench 波形显示如图1-4 所示：图在 TestBench波形初始化计数器输入在HDL Bencher 的波形中，初始化计数器输入如下：（注：在每个单元的蓝色区域输入激励。）1 在 CLK 第周期下点击 RESET 单元直到该单元变为高；2 在 CLK 第周期下点击 RESET 单元直到该单元变为低；3 在 CLK 第周

14、期下点击 CE 单元直到该单元变为高；4 在 CLK 第周期下点击 DIR 单元直到该单元变为高； 你的 testbench 波形现在看起来应该如图1-5所示。图1-5 HDL Bencher 激励及响应输入将你的 testbench 文件存盘。选择 File Save Waveform 或点击工具栏的存盘图标。接下来，HDL Bench 会提示你设置你希望仿真的时钟周期；6 在“End the testbench _ cycles after the last input assignment”对话框中输入，默认值为；7 点击OK；8 退出 HDL Bencher。新的 testbench

15、波形源文件（counter_tbw. tbw）自动加入到该工程项中。 生成预期的输出响应现在，你可以在已输入初始化激励的基础上，生成时钟模块预期的输出。1 在 Source in Project 窗口中，选中 counter_tbw. tbw 文件；2 在 Processes for Current Source 窗口中，点击 ModelSim Simulator 旁边的“”符号展开 ModelSim 仿真器的层次结构；3 双击 Generate Expected Simulation Results；此步骤采用定义好的输入运行一个后台仿真，产生输出值加入到 testbench波形中。你的 t

16、estbench 波形现在看起来应该如图 1-6 所示。图 1-6 生成仿真结果4直接退出 HDL Bencher 而不选择波形存盘。使用 ModelSim 进行仿真根据HDL Bencher 中产生的预期结果，你现在可以用 ModelSim 进行仿真。在这部分教程中，你将运行行为仿真（亦即功能仿真）和布局布线后的仿真（时序仿真）。行为仿真我们进行行为仿真以验证计数器模块的功能。1 在 Sources in Project 窗口中选择 counter_tbw. tbw 文件；2 在 Processes for Current Source 窗口中，点击“”符号展开ModelSim仿真器的层次结

17、构，找到并双击 Simulate Behavioral VHDL Model;3 对于第一次运行 ModelSim 的用户，会显示一个对话框，需要在其中做以下处理： 选中 Do not show this dialog again 选项 点击Run ModelSim此对话框在你重新安装或重新配置 ModelSim 之前将不再显示。你的仿真结果现在显示在 ModelSim 的波形窗口（wave window）。注：ISE通过自动创建及运行一个仿真宏文件（.fdo文件）来自动处理仿真过程。虽然用户无法看到，但在本教程中，counter_tbw. fdo 文件实现了以下操作： 创建设计库； 编译设计

18、源文件和 testbench 源文件； 调用仿真器； 打开所有的观察窗口； 将所有信号加到 wave 窗口； 将所有信号加到 list 窗口； 按照要求的运行时间属性进行仿真（默认为1000ns）.4 点击 Zoom Zoom Ful，或在工具条点击 Zoom Full 图标； 5 点击 Zoom Zoom in，或在工具条点击 Zoom in 图标； 6 拖动波形窗口下端的滚动条至窗口的最左端，仿真输出波形应如图 1-7 所示。 图 1-7 行为仿真波形7 关闭 ModelSim 主窗口，退出 ModelSim布局布线后的仿真 布局布线后的仿真包括了目标器件的时延信息。对counter 模块

19、的后仿真操作如下：1 在 Sources in Project 窗口中选择 counter_tbw. tbw；2 在 Processes for Current Source 窗口，点击“+”符号展开 ModelSim仿真器的层 次结构，找到并双击 Simulate Post-Place & Route VHDL Model;注：此步骤会启动设计实现来进行布局布线及启动ModelSim。点击 Zoom Zoom Ful，或在工具条点击 Zoom Full 图标； 点击 Zoom Zoom in，或在工具条点击 Zoom in 图标；拖动波形窗口下端的滚动条至窗口的最左端，仿真输出波形应如图 1

20、-所示。图 1-8 布局布线后的仿真波形关闭 ModelSim 主窗口，退出ModelSim。设计输入（顶层为原理图）（TopLevel Schematic）本节以一个原理图设计为例，说明了如何创建一个包含有例化的VHDL计数器模块的顶层原理图，描绘了如何将若干个模块连接成一个原理图，如何给单根连线命名，如何给总线命名以及如何添加输入输出管脚标记。创建 VHDL 模块（VHDL Module），生成一个原理图符号（Schematic Symbol）1 在工程导航器（Project Navigator）菜单中，点击 Project Add Source来添加一个VHDL模块counter. Vh

21、d。（在选择源类型（Choose Source Type）弹出窗口中选择VHDL Module）;2 在Sources in Project 窗口中，选中计数器模块counter. vhd；3 在Processes for Current Source 窗口中，点击设计输入实用程序（Design Entity Utilities）之前的“”符号，然后双击创建原理图符号（Create Schematic Symbol）。经过以上步骤，名称为“counter”的图形化元件被放入到工程项库中。创建一个新的顶层原理图（TopLevel Schematic）1 在工程项导航器（Project Navig

22、ator）菜单中，选择Project New Source;2 选择原理图 (Schematic) 为源类型；3 输入原理图名为“top”；4 先点击“Next”，再点击 “Finish”。此时，原理图编辑器（ECS）自动启动并在其原理图窗口中打开一张空图。例化 VHDL 模块（Instantiating VHDL Module） 在原理图编辑器 (ESC) 中，例化两个VHDL计数器模块 couter1 在菜单中选择Add Symbol，或者在工具栏中点击（Add Symbol）图标； 2 从元件符号列表（在屏幕右侧）中，选择计数器counter； 注意，不要在类别（Categories）窗

23、口中作任何选择。3 点击左键可将计数器 counter 放置在光标所在的位置； 请在原理图中放置两个计数器 counter。 现在，原理图应该如图 1-9 所示。4 按ESC键退出添加符号 (Add Symbol) 模式。 注：可以通过放大缩小功能 (View Zoom In / out / To Box / Full View) 和拖动滚动条来调整视图大小及位置。图 1-9 例化VHDL模块原理图中连线 (Wiring the Schematic)在连线元件符号中时，一些连线端可以悬空，而另一些连线端需和元件符号相连。1 首先激活划线功能，通过在菜单中选择 Add Wire，或者在工具栏中点

24、击（Add Wire）图标； 2 添加一根悬空空线和延展连线a） 在计数器模块的某一管脚单击鼠标；b） 将连线拉伸到需要的长度；c） 在连线端点处双击鼠标；按照如图1-10 所示，给计数器模块的每一管脚添加连线。3 添加两个元件符号之间的连线a） 在一个计数器模块的管脚处单击鼠标；b） 在另一个计数器模块的对应管脚处双击鼠标，结果如图 1-10所示。当完成连线后，按ESC键退出添加连线(Add Wire) 模式。图1-10 为模块相应管脚连线为连线添加网络名（Add Net Name to wires） 画好连线后，你可为相应的连线添加网络名称。1 在菜单中选择Add Net Name，或者在

25、工具栏中点击(Add Net Name)图标， 2 创建网络名并放置到连线上的步骤如下：a) 在工具栏右边的文本对话框中输入网络名clock，如图1-11所示：注：使用网络命名 (Name Branch) 和保持网络名 (Keep Name) 的默认值。图 1-11 添加网络名b) 将鼠标移动到悬空连线的端点处（此时光标处显示出网络名）；c) 点击鼠标左键； 注：按照上面步骤添加其余5个网络名：reset，ce，load，dir1和dir2； 3按 ESC 键退出添加网络名（Add Net Name）模式。 添加完6个网络名后，原理图应该如图1-12所示。图1-12 为连线添加完网络名后的原理

26、图为总线添加网络名 按照同样的步骤，为计数器模块的din和count管脚添加总线网络名并给总线宽度赋值。1 在菜单中选择Add Net Name，或者在工具栏中点击（Add Net Name）图标； 2 创建总路线网络名并放置到总线上的步骤如下：a) 在工具栏右边的文本对话框中输入总线名和宽度，如：din1(3:0)；注：使用网络命名（Name Branch）和保持网络名（Keep Name）的默认值。b) 将鼠标移动到悬空总线的端点（此时光标处显示出总线名及宽度）；c) 点击鼠标左键；注：按照上面步骤添加其余3个总线名：count1(3:0)，count2(3:0)和din2(3:0)；3

27、按ESC键退出添加网络名(Add Net Name)模式。添加完总线名后，原理图应该如图1-13所示。图1-13 为总线添加完网络名后的原理图添加输入/输出管脚标记（Adding I/O Markers）根据各个输入/输出信号的方向，添加相应的标记。在本教程中，我们要添加输入标记和双向信号标记，最后结果应如图1-14所示。1 在菜单中选择Add I/O Marker，或在工具栏中点击（Add I/O Marker）图标； 2 按如下步骤为clock，reset，ce，load，dir1和dir2添加输入标记，同时为总线din1(3:0)和din2(3:0)添加输入标记：a) 在工具栏右边的参数

28、单先框中，选择输入(Input)；b) 将鼠标移动到输入信号线的端点（此时光标处显示出输入标记的图形）；c) 点击鼠标左键（输入标记会将网络名或总线名包含在标记图形的内部）；注：一定要在信号线的端点处单击鼠标。如果添加输入/输出标记不成功，系统会弹出错误对话框。3 按如下步骤为count总线添加双向信号标记：a) 在工具栏右边的参数单选框中，选择双向（Bidirectional）；b) 将鼠标移动到输出信号线的端点（此时光标处显示出双向信号标记的图形）；c) 点击鼠标左键；完成的原理图如图1-14所示。图1-14 完成的原理图4 在菜单中选择File Save，保存原理图；5 退出原理图编辑器

29、（ECS）。设计实现在本教程中，设计实现部分涵盖了两项任务：在工程导航器（Project Navigator）中运行设计实现（Implement Design）进程，以及在资源分配器（Floorplanner）工具中查看设计在布局布线后的结果。运行设计实现首先，运行所有与这个计数器设计相关联的进程（从综合到布局布线）。在原理图文件上启动设计实现（Implement Design）以完成操作：1 在Sources in Process窗口中选择top (top.sch)；2 在Processes for Current Source窗口中双击设计实现（Implement Design）。这样就运行了所有相关的进程。图1-15设计实现过程在Process for Current Source窗口中，打对勾的标记指示进程已经成功地运行；感叹号标记表示进程已经运行，但是包含有系统给出的警告，有关警告的更多信息可以从副本（Transcript）窗口中获取。在资源分配器（Floorplanner）中查看设计布局现在，你可以在资源分配器（Floorplanner）中查看完成后的设计。1 在Source in Process窗口中选择top（top.sch）；2 在Process for Current Source窗口中点击Implement Design左边的“