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1、EDA技术就是依靠功能强大的电子计算机，在EDA工具软件平台上，对以硬件描述语言HDL（Hardware Description Language）为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、优化和仿真，直至下载到可编程逻辑器件CPLD/FPGA或专用集成电路ASIC芯片中，实现既定的电子电路设计功能。EDA设计流程包括设计准备、设计输入、设计处理、器件编程和设计完成5个步骤，以及相应的功能仿真、时序仿真和器件测试3个设计验证过程。设计输入是指将设计的系统或电路按照EDA开发软件要求的某种形式表示出来，并送入计算机的过程。设计输入方式有多种，包括图形输入方式、波形输

2、入方式、采用硬件描述语言的文本输入方式等。 EDA技术涉及面广，内容丰富，从教学和实用的角度看，主要应掌握如下四个方面的内容： 大规模可编程逻辑器件； 软件开发工具； 硬件描述语言； 实验开发系统。 与ASIC设计相比，FPGA/CPLD显著的优势是开发周期短、投资风险小、产品上市速度快、市场适应能力强和硬件升级回旋余地大，而且当产品定型和产量扩大后，可将在生产中达到充分检验的VHDL设计迅速实现ASIC投产。常用的硬件描述语言有VHDL、Verilog、ABEL。 VHDL：作为IEEE的工业标准硬件描述语言，在电子工程领域，已成为事实上的通用硬件描述语言。 Verilog：支持的EDA工具

3、较多，适用于RTL级和门电路级的描述，其综合过程较VHDL稍简单，但其在高级描述方面不如VHDL。 ABEL：一种支持各种不同输入方式的HDL，被广泛用于各种可编程逻辑器件的逻辑功能设计，由于其语言描述的独立性，因而适用于各种不同规模的可编程器件的设计。实验或开发所需的各类基本信号发生模块，包括时钟、脉冲、高低电平等；FPGA/CPLD输出信息显示模块，包括数码显示、发光管显示、声响指示等；监控程序模块，提供“电路重构软配置”；目标芯片适配座以及上面的 FPGA/CPLD目标芯片和编程下载电路。EDA工具大致可以分为设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）及下载器等5个模块

4、。 1.5.1 可编程器件的发展趋势 1.向高密度、大规模的方向发展 2.向系统内可重构的方向发展 系统内可重构是指可编程ASIC在置入用户系统后仍具有改变其内部功能的能力，使得系统内硬件的功能可以像软件那样通过编程来配置，从而在电子系统中引入“软硬件”的全新概念。 3.向低电压、低功耗的方向发展 4.向混合可编程技术方向发展 现代电子设计技术的核心是EDA技术。EDA技术就是依靠功能强大的电子计算机，在EDA工具软件平台上，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、优化和仿真，直至下载到可编程逻辑器件CPLD/FPGA或专用集成电路ASIC

5、芯片中，实现既定的电子电路设计功能。EDA技术极大地提高了电子电路设计效率，缩短了设计周期，节省了设计成本。 EDA技术包括硬件描述语言HDL、EDA工具软件、可编程逻辑器件和实验开发系统等方面内容。目前，国际上流行的硬件描述语言主要有VHDL、Verilog HDL和AHDL。EDA工具在EDA技术应用中占据极其重要的位置，利用EDA技术进行电路设计的大部分工作是在EDA软件工作平台上进行的。EDA工具软件主要包括设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）及下载器等5个模块。 今天，EDA技术已经成为电子设计的重要工具，无论是设计芯片还是设计系统，如果没有EDA工具的支持，

6、都将是难以完成的。EDA工具已经成为现代电路设计师的重要武器，正在发挥越来越重要的作用。如果从集成密度上分类，可分为简单可编程逻辑器件（SPLD）和高密度可编程逻辑器件（HDPLD）。通常将PROM、PLA、PAL和GAL这四种PLD产品划归为简单可编程逻辑器件，而将 CPLD和FPGA统称为高密度可编程逻辑器件，可编程逻辑器件又可分为四个种类： （1） 熔丝（Fuse）或反熔丝（Antifuse）编程器件（2） U/EPROM编程器件，即紫外线擦除/电可编程器件。大多数的FPGA和CPLD用这种方式编程。 （3） E2PROM编程器件，即电擦写编程器件。GAL器件、ispLSI器件用这种方法

7、编程。 （4） SRAM编程器件。Xilinx公司的FPGA是这一类器件的代表。PLD器件的基本结构框图，它由输入缓冲电路、与阵列、或阵列、输出缓冲电路等四部分组成常用的可编程元件有如下四种类型： （1） 熔丝（Fuse）型开关； （2） 反熔丝（Antifuse）型开关； （3） 浮栅编程元件（EPROM和EEPROM）； （4） 基于SRAM的编程元件。 MAX 7000系列是Altera公司目前销量最大的产品，属于高性能、高密度的CPLD，其制造工艺采用了先进的CMOS EEPROM技术。 LUT是一种函数发生器，能快速计算4输入变量的任意函数。LE中的可编程触发器可设置成D、T、JK或

8、RS触发器。该触发器的时钟、清除和置位控制信号可由专用输入引脚、通用I/O引脚或任何内部逻辑驱动。也可旁路LE中的触发器，将LUT的输出直接连到LE的输出端，以实现纯组合逻辑的函数。EDA开发工具进行设计实现时主要完成以下四个相关任务 （1） 优化和合并 （2） 映射（3） 布局和布线（4） 生成编程文件 ISP Synario是一个套装软件，它包括Data I/O的Synario 软件和Lattice的PDS适配器软件。 ISP Synario软件包包括从设计输入、设计实现、设计仿真到器件编程所需要的可执行文件和库文件，提供完整的设计输入、设计实现和设计仿真工具。 Foundation软件是

9、Xilinx公司推出的完整的可编程逻辑设计软件系列。此集成化设计环境可以在其功能强大而易于使用的界面下，完成其设计流程，包括设计输入、逻辑综合与优化、仿真以及实现。 VHDL（Very High Speed Integrated Circuits Hardware Description Language，超高速集成电路硬件描述语言）是美国国防部于20世纪80年代后期出于军事工业的需要开发的。 VHDL设计描述的基本结构包含有一个实体和一个结构体，而完整的VHDL结构还包括配置、程序包与库。本书第4章将对VHDL进行详细介绍VHDL语言是一种高级描述语言，适用于电路高级建模，综合的效率和效果都

10、比较好。Verilog语言是一种较低级的描述语言，最适于描述门级电路，易于控制电路资源。实体（ENTITY）说明部分和结构体（ARCHITECTURE）说明部分 实体（Entity）、结构体（Architecture）是组成VHDL的两个最基本结构，实体（Entity）、结构体（Architecture）、库（Library）、程序包（Package） 与配置（Configuration）是构成一个完整的VHDL语言程序的五个基本结构。端口模式：端口类型：BIT 二进位类型； BIT_VECTOR 位向量类型； STD_LOGIC 工业标准的逻辑类型； INTEGER 整数类型；STD_LOG

11、IC_VECTOR 工业标准的逻辑向量类型，是STD_LOGIC的组合结构体：ARCHITECTURE 结构体名 OF 实体名 IS 结构体中的说明语句位于ARCHITECTURE和BEGIN之间，对结构体内部使用的信号（SIGNAL）、常数（CONSTANT）、数据类型、元件（COMPONENT）和过程（PROCEDURE）等加以说明NOT取反； AND与； OR或； NAND与非； NOR或非； XOR异或； XNOR同或（VHLD-94新增逻辑运算符）。 + 加； ? 减； * 乘； / 除； & 并置； MOD 求模； REM 取余；+ 正（一元运算）； - 负（一元运算）； * *

12、指数； ABS 取绝对值； SLL、SRL、SLA、SRA、ROL、ROR移位操作（VHDL-94新增操作符）。关系运算符VHDL语言中有6种关系运算符： = 等于； /= 不等于； 大于； 10 THEN Q1 0）; - 置零 ELSE= Q1 + 1 ; - 加1 END IF; END IF; END PROCESS ; Q = Q1;END bhv;2. 下面是一个多路选择器的VHDL描述，试补充完整。ENTITY bmux IS PORT （ sel : IN STD_LOGIC; A, B : IN STD_LOGIC_VECTOR（7 DOWNTO 0）; Y : OUT ST

13、D_LOGIC_VECTOR（7 DOWNTO 0） ;END bmux;ARCHITECTURE bhv OF bmux IS y = A when sel = ELSE B;三、VHDL程序改错仔细阅读下列程序，回答问题 - 1 - 2ENTITY LED7SEG IS - 3PORT （ A : IN STD_LOGIC_VECTOR（3 DOWNTO 0）; - 4 CLK : - 5 LED7S : OUT STD_LOGIC_VECTOR（6 DOWNTO 0）; - 6END LED7SEG; - 7ARCHITECTURE one OF LED7SEG IS - 8 SIGNA

14、L TMP : STD_LOGIC; - 9BEGIN - 10 SYNC : PROCESS（CLK, A） - 11 BEGIN - 12 THEN - 13 TMP LED7S 0000000四、阅读下列VHDL程序，画出原理图（RTL级）ENTITY HAD IS PORT （ a : b : c : OUT STD_LOGIC; d : OUT STD_LOGIC）;END ENTITY HAD;ARCHITECTURE fh1 OF HAD IS c = NOT（a NAND b）; d = （a OR b）AND（a NAND b）;END ARCHITECTURE fh1;五、

15、请按题中要求写出相应VHDL程序1. 带计数使能的异步复位计数器输入端口： clk 时钟信号rst 异步复位信号en 计数使能load 同步装载data （装载）数据输入，位宽为10输出端口： q 计数输出，位宽为10ENTITY CNT1024 IS PORT （ CLK, RST, EN, LOAD : DATA : IN STD_LOGIC_VECTOR （9 DOWNTO 0）; Q : OUT STD_LOGIC_VECTOR （9 DOWNTO 0） ）;END CNT1024;ARCHITECTURE ONE OF CNT1024 IS PROCESS （CLK, RST, EN

16、, LOAD, DATA） VARIABLE Q1 : STD_LOGIC_VECTOR （9 DOWNTO 0）; IF RST = THEN Q1 : ELSIF CLK = AND CLKEVENT THEN IF LOAD = THEN Q1 := DATA; IF EN = Q1 := Q1 + 1; END IF; Q END ONE;2. 看下面原理图，写出相应VHDL描述ENTITY TRI_STATE IS PORT （ E, A : INOUT STD_LOGIC; B :END TRI_STATE;ARCHITECTURE BEHAV OF TRI_STATE IS PROCESS （E, A, Y） IF E = B = Y; Y = Z ELSE END P