可编程逻辑器件复习题.docx

1、可编程逻辑习题一、选择题1. 一个项目的输入输出端口是定义在 A。A. 实体中B. 结构体中C. 任何位置D. 进程体2. 描述项目具有逻辑功能的是 B。A. 实体B. 结构体C. 配置D. 进程3. 关键字 ARCHITECTURE 定义的是 A。A. 结构体B. 进程C. 实体D. 配置4. MAXPLUSII 中编译 VHDL 源程序时要求 C。A.文件名和实体可不同名 B.文件名和实体名无关C. 文件名和实体名要相同D. 不确定5. 1987 标准的 VHDL 语言对大小写是 D。A. 敏感的B. 只能用小写C. 只能用大写D. 不敏感6. 关于 1987 标准的 VHDL 语言中，标

2、识符描述正确的是 A。A. 必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头 D.任何字符都可以7. 关于 1987 标准的 VHDL 语言中，标识符描述正确的是 B。A. 下划线可以连用B. 下划线不能连用C. 不能使用下划线D. 可以使用任何字符8. 符合 1987VHDL 标准的标识符是 A。A. A_2B. A+2C. 2AD. 229. 符合 1987VHDL 标准的标识符是 A。A. a_2_3B. a2C. 2_2_aD. 2a10. 不符合 1987VHDL 标准的标识符是C。A. a_1_inB. a_in_2C. 2_aD. asd_111. 不符合 1987VH

3、DL 标准的标识符是 D。A. a2b2B. a1b1C. ad12D. %5012. VHDL 语言中变量定义的位置是 D。A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置13. VHDL 语言中信号定义的位置是 D。A. 实体中任何位置B. 实体中特定位置C. 结构体中任何位置 D. 结构体中特定位置14. 变量是局部量可以写在 B。A. 实体中B. 进程中C. 线粒体D. 种子体中15. 变量和信号的描述正确的是 A。A. 变量赋值号是:=B. 信号赋值号是:=C. 变量赋值号是=D. 二者没有区别16. 变量和信号的描述正确的是 B。A. 变量可以

4、带出进程B. 信号可以带出进程C. 信号不能带出进程D. 二者没有区别17. 关于 VHDL 数据类型，正确的是 D。A. 数据类型不同不能进行运算B. 数据类型相同才能进行运算C. 数据类型相同或相符就可以运算D. 运算与数据类型无关18. 下面数据中属于实数的是 A。A. 4.2B. 3C. 1D. “11011”19. 下面数据中属于位矢量的是 D。A. 4.2B. 3C. 1D. “11011”20. 关于 VHDL 数据类型，正确的是 。A. 用户不能定义子类型B. 用户可以定义子类型C. 用户可以定义任何类型的数据D. 前面三个答案都是错误的21. 可以不必声明而直接引用的数据类型

5、是 C。A. STD_LOGICB. STD_LOGIC_VECTORC. BITD. 前面三个答案都是错误的22. STD_LOGIG_1164 中定义的高阻是字符 D。A. XB. xC. zD. Z23. STD_LOGIG_1164 中字符 H 定义的是 A。A. 弱信号 1B. 弱信号 0C. 没有这个定义D. 初始值24. 使用 STD_LOGIG_1164 使用的数据类型时 B。A.可以直接调用 B.必须在库和包集合中声明 C.必须在实体中声明 D. 必须在结构体中声明25. 关于转化函数正确的说法是 。A. 任何数据类型都可以通过转化函数相互转化B. 只有特定类型的数据类型可以

6、转化C. 任何数据类型都不能转化D. 前面说法都是错误的26. VHDL 运算符优先级的说法正确的是 C。A. 逻辑运算的优先级最高B. 关系运算的优先级最高C. 逻辑运算的优先级最低D. 关系运算的优先级最低27. VHDL 运算符优先级的说法正确的是 A。A. NOT 的优先级最高B. AND 和 NOT 属于同一个优先级C. NOT 的优先级最低D. 前面的说法都是错误的28. VHDL 运算符优先级的说法正确的是 D。A. 括号不能改变优先级B. 不能使用括号C. 括号的优先级最低D. 括号可以改变优先级29. 如果 a=1,b=0，则逻辑表达式（a AND b） OR（ NOT b

7、AND a）的值是 B。A. 0B. 1C. 2D. 不确定30. 关于关系运算符的说法正确的是 。A. 不能进行关系运算B. 关系运算和数据类型无关C. 关系运算数据类型要相同D. 前面的说法都错误31. 转换函数 TO_BITVECTOR(A)的功能是 。A. 将 STDLOGIC_VECTOR 转换为 BIT_VECTORB. 将 REAL 转换为 BIT_VECTORC. 将 TIME 转换为 BIT_VECTORD. 前面的说法都错误32. VHDL 中顺序语句放置位置说法正确的是 。A.可以放在进程语句中B. 可以放在子程序中C. 不能放在任意位置D. 前面的说法都正确33. 不属

8、于顺序语句的是 B。A. IF 语句B. LOOP 语句C. PROCESS 语句D. CASE 语句34. 正确给变量 X 赋值的语句是 B。A. X=A+B;B. X:=A+b;C. X=A+B;D. 前面的都不正确35. EDA 的中文含义是 A。A. 电子设计自动化B. 计算机辅助计算C. 计算机辅助教学D. 计算机辅助制造36. 可编程逻辑器件的英文简称是 。 A. FPGAB. PLAC. PALD. PLD37. 现场可编程门阵列的英文简称是 。 A. FPGAB. PLAC. PALD. PLD38. 基于下面技术的 PLD 器件中允许编程次数最多的是 。A. FLASHB.

9、EEROMC. SRAMD. PROM39. 在 EDA 中，ISP 的中文含义是 。A. 网络供应商B. 在系统编程C. 没有特定意义D. 使用编程器烧写 PLD 芯片40. 在 EDA 中，IP 的中文含义是 。A. 网络供应商B. 在系统编程C. 没有特定意义D. 知识产权核41. EPF10K20TC144-4 具有多少个管脚 A。A. 144 个B. 84 个C. 15 个D. 不确定42. EPF10K20TC144-X 器件，如果 X 的值越小表示 。A. 器件的工作频率越小B. 器件的管脚越少 C. 器件的延时越小D. 器件的功耗越小43. 如果 a=1,b=1，则逻辑表达式（

10、a XOR b） OR（ NOT b AND a）的值是 A。A. 0B. 1C. 2D. 不确定44. 执行下列语句后 Q 的值等于 B。SIGNAL E:STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E1, 4=0, OTHERS=1);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4);A “11011011”B. “00101101”C.“11011001”D.“00101100”45. VHDL 文本编辑中编译时出现如下的报错信息Error:VHDL syntax

11、 error: signal declaration must have ；，but found begin instead.其错误原因是A。A. 信号声明缺少分号。B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。46. VHDL 文本编辑中编译时出现如下的报错信息Error:VHDL syntax error: choice value length must match selector expression value length其错误原因是A。A. 表达式宽度不匹配。 B. 错将设计文件存入了根目录，并将其设定成工程。

12、C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。47. MAX+PLUSII 的设计文件不能直接保存在 B。A. 硬盘B. 根目录C.文件夹D.工程目录48. MAXPLUSII 是哪个公司的软件 A。A. ALTERAB. ATMELC. LATTICED. XILINX49. MAXPLUSII 不支持的输入方式是 D。A. 文本输入B. 原理图输入C. 波形输入D. 矢量输入50. MAXPLUSII 中原理图的后缀是 B。A. DOCB. GDFC. BMPD. JIF51. 在一个 VHDL 设计中 Idata 是一个信号，数据类型为 std_logic_vector

13、，试指出下面那个赋值语句是错误的。 D。A.idata = “00001111”;B.idata = b”0000_1111”;C.idata = X”AB”D. idata = B”21”;52. 在 VHDL 语言中，下列对时钟边沿检测描述中，错误的是 D。A.if clkevent and clk = 1 thenB.if falling_edge(clk) thenC.if clkevent and clk = 0 thenD.if clkstable and not clk = 1 then53. 下面对利用原理图输入设计方法进行数字电路系统设计的描述中，那一种说法是不正确的。 。A

14、. 原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B. 原理图输入设计方法一般是一种自底向上的设计方法；C. 原理图输入设计方法无法对电路进行功能描述；D. 原理图输入设计方法也可进行层次化设计。54. 在一个 VHDL 设计中 idata 是一个信号，数据类型为 integer，数据范围 0 to 127，下面哪个赋值语句是正确的。 C。A.idata := 32; B.idata = 16#A0#; C.idata set project to current fileB.assignpin/location chipC.nodeenter node from SNFD.

15、filecreatedefault symbol61. 在 EDA 工具中，能将硬件描述语言转换为硬件电路的重要工具软件称为 D。A.仿真器B.综合器C.适配器D.下载器62. VHDL 文本编辑中编译时出现如下的报错信息Error:Cant open VHDL“WORK”其错误原因是 B。A. 错将设计文件的后缀写成.tdf，而非.vhd 。B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。D. 程序中缺少关键词。63. 在 VHDL 的 CASE 语句中，条件句中的“=”不是操作符号，它只相当与 B作用。A. IFB. THENC. ANDD. OR6

16、4. 下面哪一条命令是 MAXPLUSII 软件中引脚锁定的命令 C。A. fileset project to current fileBnodeenter node from SNFC assignpin/location chipD filecreatedefault symbol65. 下列关于信号的说法不正确的是C。A . 信号相当于器件内部的一个数据暂存节点。B. 信号的端口模式不必定义，它的数据既可以流进，也可以流出。C. 在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用。D. 信号在整个结构体内的任何地方都能适用。66. 下面哪一个可以用作 VHDL 中的合法的实体

17、名D。A. ORB. VARIABLEC.SIGNALD.OUT167. VHDL 文本编辑中编译时出现如下的报错信息Error:Line1,File e:muxfilemux21.tdf: TDF syntax error其错误原因是 A。A. 错将设计文件的后缀写成.tdf而非.vhd 。B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。D. 程序中缺少关键词。68. 下列关于变量的说法正确的是 A。A. 变量是一个局部量，它只能在进程和子程序中使用。B. 变量的赋值不是立即发生的，它需要有一个 延时。C. 在进程的敏感信号表中，既可以使用信号，也可以

18、使用变量。D. 变量赋值的一般表达式为：目标变量名NULL；语句。C. CASE 语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现。D. CASE 语句执行必须选中，且只能选中所列条件语句中的一条。70. VHDL 中,为目标变量赋值符号是 D。A. =:B. =C. =D.:=71. 在 VHDL 中,可以用语句 D表示检测 clock 下降沿。A. clock eventB. clock event and clock=1C. clock=0D. clock event and clock=072. 在 VHDL 的 FOR_LOOP 语句中的循环变量是一个临时变量，属于

19、LOOP 语句的局部量， B事先声明。A. 必须B. 不必C. 其类型要D.其属性要73. 在 VHDL 中，语句”FOR I IN 0 TO 7 LOOP ”定义循环次数为 A次。A. 8B. 7C. 0D.174. 在 VHDL 中，PROCESS 结构内部是由 B语句组成的。A. 顺序B. 顺序和并行C. 并行D.任何75. 执行 MAX+PLUSII 的 C命令，可以对设计的电路进行仿真。A.Creat Default SymbolB.CompilerC.SimulatorD.Programmer76. 在 VHDL 中，PROCESS 本身是 C语句。A. 顺序B.顺序和并行C.并行

20、D.任何77. 下面哪一个是 VHDL 中的波形编辑文件的后缀名 B。A. gdfB. scfC. sysD. tdf78. 在元件例化语句中，用D符号实现名称映射，将例化元件端口声明语句中的信号与PORT MAP（）中的信号名关联起来。A. =B. :=C. 79. 在 VHDL 中，含 WAIT 语句的进程 PROCESS 的括弧中B再加敏感信号，否则则是非法的。A. 可以B.不能C. 必须D. 有时可以80. 在 MAX+PLUSII 集成环境下为图形文件产生一个元件符号的主要作用是D。A. 综合B. 编译C. 仿真D.被高层次电路设计调用81. 在 MAX+PLUSII 工具软件中，完

21、成网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇编等操作，并检查设计文件是否正确的过程称为 。A. 编辑B. 编译C. 综合D. 编程82. VHDL 文本编辑中编译时出现如下的报错信息Error:VHDL Design File “mux21” must contain an entity of the same name其错误原因是 C。A. 错将设计文件的后缀写成.tdf 而非.vhd 。B. 错将设计文件存入了根目录，并将其设定成工程。 C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。83. 执行下列语句后 Q 的值等于 D。SIGNAL E:

22、STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E0, 4=0, OTHERS=1);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4);A “11011011”B. “00110100”C.“11011001”D.“00101100”84. 综合是 EDA 设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中， 是错误的。A. 综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件；B.

23、为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。D. 综合是纯软件的转换过程，与器件硬件结构无关；85. 关于 VHDL 中的数字，请找出以下数字中数值最小的一个：A. 2#1111_1110#B. 8#276#C. 10#170#D. 16#E#E186. 以下对于进程 PROCESS 的说法，正确的是： C。A. 进程之间可以通过变量进行通信B. 进程内部由一组并行语句来描述进程功能C. 进程语句本身是并行语句D.一个进程可以同时描述多个时钟信号的同步时序逻辑87.

24、进程中的信号赋值语句，其信号更新是 。A.按顺序完成；B.比变量更快完成；C.在进程的最后完成；D.以上都不对。88. 关于 VHDL 中的数字，请找出以下数字中最大的一个： 。A2#1111_1110#B.8#276#C.0#170#D.6#E#E189. VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分， 结构体描述 。A器件外部特性；B器件的内部功能；C器件的综合约束；C 器件外部特性与内部功能。90下列标识符中， B是不合法的标识符。A. State0B. 9moonC. Not_Ack_0D. signal91. 在 VHDL 中，IF 语句中至少应

25、有 1 个条件句，条件句必须由 表达式构成。A. BITB. STD_LOGICC. BOOLEAND. INTEGER92. 在 VHDL 中 D不能将信息带出对它定义的当前设计单元。A. 信号B. 常量C. 数据D. 变量93. 在 VHDL 中，为定义的信号赋初值，应该使用 D A. =：B. =C. :=D. =符号。94. 在 VHDL 中，一个设计实体可以拥有一个或多个 DA. 设计实体B. 结构体C. 输入D. 输出95. 执行下列语句后 Q 的值等于 A。SIGNAL E:STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR

26、(9 DOWNTO 2);E1, 4=1, OTHERS=0);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4); A “11011011”B. “00110100”C.“11011001”D.“00101100”96. 在 VHDL 的 IEEE 标准库中，预定义的标准逻辑位 STD_LOGIC 的数据类型中是用 表示的。 A 小写字母和数字B. 大写字母数字C.大或小写字母和数字 D.全部是数字97. 执行 MAX+PLUSII 的 A命令，可以为设计电路建立一个元件符号。A create default symbolB. simulatorC.compilerD.timing analyzer98. 在 VHDL 中，条件信号赋值语句 WHEN_ELSE 属于 语句。A. 并行和顺序B. 顺序C.并行D.不存在的99. 在 VHDL 的 IEEE 标准库中，预定义的标准逻辑数据 STD_LOGIC 有 C种逻辑值。 A 2B. 3C. 9D.8100. 一个能为 VHDL 综合器接受，并能作为一个独立的设计单元的完整的 VHDL 程序成为 。A 设计输入B. 设计输出C. 设计实体D.设计结构二、填空题1. E