数字系统设计实验报告.doc

1、计算机科学与技术学院数字系统设计实验报告姓 名： 学号： 专 业：班 级： 指导教师： 2011年11月 徐州实验4-1 组合电路的设计实验目的：熟悉Quartus 2的 VHDL 文本设计流程全过程，学习简单组合电路的设计，多层次电路的设计、仿真和硬件测试。实验内容：1首先利用Quartus 2 完成2选1 多路选择器的文本编辑输入和仿真测试等步骤，给出仿真波形。最后在实验系统上进行硬件测试，验证本项设计的功能。2将此多路选择器看成是一个元件mux21a，利用元件例化语句描述，并将此文件放在同一目录中。任务一：1程序代码ENTITY mux21a IS PORT (a,b,s:IN BIT;

2、 y:OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS(a,b,s) BEGIN IF s=0 THEN y=a;ELSE ya2,b=a3,s=s0,y=tmp); u2:mux21a port map(a=a1,b=tmp,s=s1,y=outy); end architecture one; 2. 编译3. 波形图4. 观察RTL电路实验体会：通过这次实验，对vhdl文本设计流程有了初步的了解，对组合电路的原理和构成有了更深的认识。这次实验的最大收获就是学会了quartersII 的初步使用

3、方法。实验4-2 时序电路的设计实验目的：熟悉Quartus 2 的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。实验内容：1设计触发器，给出程序设计、程序编译、仿真分析、硬件测试及详细实验过程。2设计锁存器，给出程序设计、程序编译、仿真分析、硬件测试及详细实验过程。任务一：1. 程序代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF1 IS PORT (CLK,D: IN STD_LOGIC; Q: OUT STD_LOGIC);END;ARCHITECTURE BHV OF DFF1 IS SIGNAL Q1: STD_L

4、OGIC; BEGIN PROCESS (CLK,Q1) BEGIN IF CLKEVENT AND CLK=1 THEN Q1=D; END IF; END PROCESS; Q = Q1 ;END ARCHITECTURE BHV;2. 编译3. 波形图4. 观察RTL电路任务二：1. 程序代码library ieee;use ieee.std_logic_1164.all;entity dff3 is port(clk,d:in std_logic; q:out std_logic);end entity dff3;architecture bhv of dff3 is begin pr

5、ocess(clk,d) begin if clk=1 then q0); ELSIF CLKEVENT AND CLK=1 THEN IF EN=1 THEN IF CQI0); END IF; END IF; END IF; IF CQI = 9 THEN COUT = 1; ELSE COUT = 0; END IF; CQ = CQI; END PROCESS; END BEHAV; 2. 编译3波形图4.RTL模拟图实验体会：本次实验设计了一个含异步清0和同步时钟使能的加法计数器，设计原理较为简单，但在设计过程中也会出现一些小错误，通过细心的分析才能够使实验结果更加完善。实验4-4 用原理图输入法设计全加器实验目的：熟悉原理图的输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个全加器的设计把握利用EDA软件进行原理如输入方式的电子线路设计的详细流程。实验内容：设计全加器，给出程序设计、程序编译、仿真分析、硬件测试及详细实验过程。1半加器图2全加器图3编译4波形图实验体会：通过这次实验，我发现数字系统设计更加有趣，并对于一些原来不怎么理解理论认识更加透彻了，只有理论和实践的结合才能更好的理解并运用所学的知识。硬件设计在掌握了基础设计知识后，重要的是设计的思维和方法。