数字频率计课程设计.docx

1、数字频率计课程设计课 程 设 计 任 务 书学 院信息科学与工程学院专 业电子信息工程学生姓名 严德志学 号0903030332设计题目数字频率计一、内容及要求： 利用所学的EDA设计方法设计数字频率计，熟练使用使用QUARTUS应用软件，进一步学习使用VHDL语言、原理图等EDA设计方法进行综合题目的方法。1.调试底层模块,并时序仿真。2.设计顶层模块,并时序仿真。3.撰写课程设计报告.设计报告要求及格式见附件。二、功能要求：设计一个思维十进制的数字频率计。要求具有以下功能;(1) 测量范围：1HZ10HZ。(2) 测量误差1(3) 响应时间15s。(4) 显示时间不小于1s。(5) 具有记

2、忆显示的功能。即在测量过程中不刷新数据。等数据过程结束后才显示测量结果。给出待测信号的频率值。并保存到下一次测量结束。包括时基产生与测评时序控制电路模块。以及待测信号脉冲计数电路模块和锁存与译码显示控制电路。三、进度安排：12.22-25 查资料、方案设计、程序设计。1.9-1.12 程序设计、调试、写课程设计报告。1.13 验收。指导教师（签字）2012年1 月 11日学院院长（签字） 2012年 1 月 11 日目录1、数字频率计的设计要求和任务 32、数字频率计的设计目的 33、数字频率计的设计思路及原理图 3 4、数字频率计设计的解决方案45、数字频率计的时序仿真图116、设计心得11

3、7、参考文献111、设计要求 设计一个四位十进制的数字频率计。要求具有以下功能：（1）测量范围：1HZ10HZ。 (2) 测量误差1（3）响应时间15s。（4）显示时间不小于1s。（5）具有记忆显示的功能。即在测量过程中不刷新数据。等数据过 程结束后才显示测量结果。给出待测信号的频率值。并保存到 下一次测量结束。（6）包括时基产生与测评时序控制电路模块。以及待测信号脉冲计 数电路模块和锁存与译码显示控制电路。2、设计目的通过综合性课程设计题目的完成过程，运用所学EDA知识，解决生活中遇到的实际问题，达到活学活用，所学为所用的目的，进一步理解EDA的学习目的，提高实际应用水平。本次设计的数字频率

4、计具有精度高、使用方便、测量迅速、便于实现测量过程自动化等优点，是频率测量的重要手段之一。数字频率计主要包括时基产生与测评时序控制电路模块、待测信号脉冲计数电路、译码显示与锁存控制电路模块。3、设计思路及原理图4、设计的解决方案设计方案自顶向下设计，底层模块分时基产生与测评时序控制电路模块、待测信号脉冲计数电路模块、译码显示与锁存控制电路模块。（1）时基产生与测评时序控制电路模块：设计频率记得关键是设计一个测频率控制信号发生器（即时基产生与测评时序控制电路模块），产生测量频率 控制时序。控制时钟信号clk取为1Hz，二分频后即可产生一个脉宽为1s的时钟control-en ,以此作为计数闸门信

5、号。当control-en为高电平时，允许计数；当control-en的下降沿时，应产生一个锁存信号，将计数值保存起来；锁存数据后，在下一个control-en上升沿到来之前对计数器清零，为下次计数做准备。（2）待测信号脉冲计数电路模块 待测信号脉冲计数电路模块就是计数器，计数器以待测信号作为时钟，在清零信号clr到来时，异步清零；使能信号en为高电平时允许计数，为低电平时禁止计数。（3）锁存与译码显示控制电路模块 锁存器在control-en下降沿到来时，将计数器的计数值锁存，这样就不会因为周期性的清零信号而不断闪烁了。译码显示电路将计数器测得的BCD码数字转换为七段晶体管LED显示（09）

6、，显示出十进制的数字结果。一底层程序源码1、时基产生与测频时序控制电路模块的VHDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity control is port (clk:in std_logic; -定义输入 rst,ena: out std_logic); -定义输出end control;architecture behv of control isbegin process (clk) -clk为敏感信号 variable cqi :std_logic_vector(

7、2 downto 0);begin if clkevent and clk=1 then -时钟上升沿 if cqi 1 then cqi:=cqi+1;ena=1;rst0); ena=0;rst0); -执行清零 elsif fxevent and fx=1 then -fx上升沿 if ena =1 then -如果使能信号为1 if cqi 9 then cqi:=cqi+1;cout0); cout0); -使能信号为0 end if;end if; outy fx,rst=rst,ena=ena,cout=e(0),outy=d(3 downto 0);u2:cnt10 port

8、map(fx=e(0),rst=rst,ena=ena,cout=e(1),outy=d(7 downto 4);u3:cnt10 port map(fx=e(1),rst=rst,ena=ena,cout=e(2),outy=d(11 downto 8);u4:cnt10 port map(fx=e(2),rst=rst,ena=ena,cout=e(3),outy=d(15 downto 12);end architecture one;3、译码显示电路的VHDL源程序library ieee ;use ieee.std_logic_1164.all;entity led_controll

9、er isport (d:in std_logic_vector(3 downto 0); a: out std_logic_vector( 6 downto 0); end led_controller;architecture art of led_controller isbegin process(d) variable s: std_logic_vector ( 3 downto 0); begin s:=d(3)&d(2)&d(1)&d(0); case s is when 0000=aaaaaaaaaaaaaaaa=0000000; end case; end process;

10、end ;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity latch4 isport(d:in std_logic_vector(15 downto 0); -d,ena,clk为锁存器输入ena,clk:in std_logic;q:out std_logic_vector(15 downto 0); -q为锁存器输出 end latch4;architecture one of latch4 isbeginprocess(clk,ena,d) -ck,d,ena为敏感信号vari

11、able cqi:std_logic_vector(15 downto 0);beginif ena=0 then cqi:=cqi;elsif clkevent and clk=1 then cqi:=d;end if;qclk,ena=x,rst=z);u2: cnt10_4 port map(fx=fx,rst=z,ena=x,d=g);u3: latch4 port map(clk=clk,ena=x,d=g,q=h);u4: led_controller port map(d(3 downto 0)=h(3 downto 0),a(6 downto 0)=leds(6 downto

12、0);u5: led_controller port map(d(3 downto 0)=h(7 downto 4),a(6 downto 0)=leds(13 downto 7);u6: led_controller port map(d(3 downto 0)=h(11 downto 8),a(6 downto 0)=leds(20 downto 14);u7: led_controller port map(d(3 downto 0)=h(15 downto 12),a(6 downto 0)=leds(27 downto 21);ledout=leds;end; -结束 5、时序仿真图 6、设计心得： 通过此次课程设计，使我对课本上的基础知识了解的更加透彻了。虽然，在设计中遇到过困难以及失败，但通过老师和同学们的帮助让我顺利通过了这次课程设计的验收。即使时间短了些，却激发了我对EDA方面的兴趣及爱好。我相信在不久的将来会有更大的进步。 7、参考文献： EDA技术与数字系统设计 邹彦主编 电子工业出版社 EDA技术及应用教程 赵全利编 机械工业出版社 EDA技术实用教程 潘松编 电子工业出版社 ALTER FPGA/CPLD设计 王城 人民邮电出版社