数字后端流程二Word文档下载推荐.docx

1、VIA23VIA34VIA45VIA56dbAddAntennaLayerRule _libId 4 METAL1 400 （0.203 0 400.00 2200） dbAddAntennaLayerRule _libId 4 METAL2METAL3METAL4METAL5METAL6（0.203 0 8000.00 30000）dbDefine 文件是为了 Astro 做时钟树综合优化时作准备的，在 CTS 之前需调用该文件，Astro 做时钟树时只对它默认的 DFF 的时钟管脚做相关处理一般是定义了 clock 但我们设计需要对一些多扇出的复位信号 scan 链信号做处 理就需要专门声

2、明下这也是时钟树需要处理的信号，就在 dbDefine 做这样的声明，一般有同步复位、异步复 位、scan_enable 以及宏单元的 clk 信号，异步复位最常用 需要做 scan 链 才定义 SE，有 Memory 时才定义 clk， 具体设置如下：（let* （selectedlist （geGetSelectedSet （getEditWindow）（for-each （lambda （x） （let* （instName （dbFetchObjectField （geGetEditCell） x name）（dbDefineSyncPin （geGetEditCell） instNa

3、me （ （RN nonInvertRise 0） （invertRise 0） ） （dbDefineSyncPin （geGetEditCell） instName SN 0） ）; （dbDefineSyncPin （geGetEditCell） instName SECLKselectedlisttdf 文件定义相关的 PAD 或者是 PIN 的位置信息，坐标描述方法基本一致设计中根据实际的需要略有不同如下：tdfPurgePadConstrdefinestep15offset50offpin clk39 0 0right（set! offset（+ step1 offset）rstn

4、scan_modemic_fm_sel 39 0 0 0 （set!在 Astro 布局布线时需要根据 DC 综合时设置生成的时序约束文件对相关 cel（lstandard cell）进行布局优化，通常在 Place 设置时考虑 congestion 和 time 因素，通常考虑关键性的时序路径，满足设计的时序约束条件，而对 于非关键路径的 cell 可以放置的远离些，增加延时，如果将非关键路径的 cell 布局在 关键时序路径布局区域就 会对其产生影响，使其布线拥塞增加布线难度。而对于 DC 生成的时序约束文件并不是直接就是导入使用，DC 中估算连线延时采用 wire_load_model

5、的方法估算，但在 Astro 中我们实际对 cell 进行布线直接提取 wire 连线的 RC 信息计算 net delay 更为精确接近实际设 计，同时对各个时钟的 uncertainty 的定义也不需要了，CTS 后各个时钟负载和延时可以达到最佳平衡 uncertainty 只由 jitter 引起，虽然还是会存在 skew （几乎可以忽略），latency 主要有 2 部分组成 source_latency 和 network_latency 一般设计只考虑 network_latency ，Astro 不需要设置 network_latency ，CTS 后各个 DFF 的 netwo

6、rk_latency 的基本平衡了。具体脚本如下：#!/bin/bash#echo Enter the file name（.sdc） filename = ADPCM_Encoderrun:#read $（filename）cp $（filename）.sdc $（filename）.sdc.bakecho :%s/set_wire_load_model/#set_wire_load_model/g $（filename）.vimrc echo %s/-dont_scale/g $（filename）.vimrc%s/set_isolate_ports/#set_isolate_ports/

7、g%s/set_clock_latency/#set_clock_latency/g%s/set_clock_uncertainty/#set_clock_uncertainty/g w! $（filename）.vimrc vim -e -s $（filename）.sdc DataPrep 2.Choose Cell Library Library Preparation 3.Click the Prepare Logical Library button 4.Click the LIB/DB buttongePrepLibssetFormField Library Preparation

8、Library Namelib/silterra18 formButton importLMDBformButton selectDBMin DB To Import./dc/lib_syn/db/slow.db setFormField Max DB To Import./dc/lib_syn/db/fast.db formOK 【3】 根据设计层次导入库技术文件*.tfTech File ReplacecmReplaceTechReplace Technology FileTechnology File Nametf/silterra18_6lm.tf【4】 读入 DC 综合的网表根据设计

9、约束对照 LIB 库进行 cell 的映射，此类映射方法有 2 种。老系统 ： 创建项目 Lib- 获取 Ref Lib - 读入网表 - 展开网表 - 打开 Lib 创建项目 Cell -将网表绑定到 Cell新系统 ： 直接读入网表创建 Cell 后打开该 Cell 将上述旧系统的几个步骤合成一个完成老系统I Library createcmCreateLibCreate LibraryADPCM_EncoderII Library add RefcmRefLibRef LibraryRef Library NameIII Netlist in Verilog InauVerilogInV

10、erilog In Data FileVerilog File Namein/ADPCM_Encoder.svNet Name for 1b0VSSb1VDDIV Netlist in ExpandcmCmdExpandExpand NetlistUnexpanded Cell NameADPCM_Encoder.NETLExpanded Cell NameADPCM_Encoder.EXPV Library OpengeOpenLibOpen LibraryOpen LibraryVI Cell CreategeCreateCellCreate CellCell NameADPCM_Enco

11、der_celVII Design Setup Bind NetlistaxgBindNetlistBind NetlistNet Cell新系统II Netlist in auVerilogToCell auVerilogToCellVerilog To CellOutput Cell NameTop Module NameTech File NameSet Case Sensitive1Open Library and Cell When Done0refLibOptionsReference LibraryaddformOK 在导入 TDF 文件之间可以设置一些我们综合所不使用的 cel

12、l ，这些 cell 可能在功耗逻辑功能上等方面不符合设计 所要求，所以要提示 astro 不会综合优化时使用这些 cell 命令如下：astSetDontUse *.* #t例如astSetDontUse SDN_BUFTS_* #t astSetDontUse SDN_BUSH_* #t astSetDontUse SDN_DEL_*【5】 导入编辑好的 Pin location 文件（*.tdf）Design Setup Load TDF 或者 Timing Load TDFAxgLoadTDFLoad TDF FileTDF File Namecons/ADPCM_Encoder.td

13、fTDF 中特别注意出 PIN 层数，一般考虑不要与电源环同层，电源环一般设置 METAL1 和 METAL2，那么横向处 PIN 最好就设置成 METAL2 纵向出 PIN 设置成 METAL3,查看*.tf 文件得到 METAL2 和 METAL3 的层数，不同工 艺电源环设置可能有所不同视具体情况而定【6】 设计大范围的布局包括定义设计 Core 的尺寸，绕线金属层次等Core 面积设置有几种方式一般设置高和宽以及 Row 在整个 Core 中所占比重，所有的 cell 必放置在 row 上按一定 的规格排放，因此如果 Row/Core 的比重越大说明整个 Core 中用来放 Cell

14、部分越多，用来绕线的部分比重小，一 般同层只能在 2 个 row 相隔空间进行绕线或者其它层走线，而 Double Back 、 Start First Row 和 Flip First Row 只 是 Row 排放的设置选项，这个在 help 文件中有详细说明，Max Metal Routing Layer 是指最大的金属走线层，一 般在数字部分会用四层走线，如果是六层工艺，余下的两层会留给版图走线使用。Design Setup Set Up FloorPlanaxgPlannerFloor PlanningControl Parameterwidth & heightRow/Core RatioCore Width350Core HeightDouble BackStart from first rowFlip first rowCore To Top25Core To RightCore To LeftCore To BottomMax Metal Routing Layer4【7】 将网表中映射元件的电源和地标识为 VDD/VSS，并且对 1b1 和 1b0 也处理为 VSS 和 VDD PreRoute Connect Port To P/Gm