复旦微电子企业硬件笔试题及部分答案Word格式.docx

1、5.列举你知道的几种电容：比如铝电解电容、电解电容、b.固态电容 c.陶瓷电容 d.钽电解电容 e.云母电容 f.玻璃釉电容 g.聚苯乙烯电容 h.玻璃膜电容 i.合金电解电容 j.绦纶电容 k.聚丙烯电容 l.泥电解 m有极性有机薄膜电容 、 、 、 6.74L373被称为透明锁存器，“透明”一词的含义是指：_指的是不锁存时输出对于输入是透明的_ 7.Flash存储器的写寿命大约在1百万次左右。8.C语言中，do while（）和while（） .语法的区别是：do while先执行do的代码再判断while里面的条件while先判断条件再决定是否执行循环代码 9.C语言中，如果申明char

2、 p3=Basic,FortranPascal;则 p22=_s_ 10.C语言中，全局变量、Static局部变量和非Static局部变量的存储空间 占用是有区别的，前两者在普通数据存储区中生成，而非Static局部变 量在_中生成。问题补充：这是一份题，为了追求给回答者的一个完整的印象，所以都写下来了。大家互相学习嘛！看门狗定时器： 为了程序安全性（即有时候又问题怕陷入死循环）定时检查 出现问题自动复位！.中断向量表中存储的内容是：就51来多 里面只有2个字节吧 存储不了多少东西 所以应该是 一个LJMP 指令吧 跳到 中断处理程序！.中断服务程序的开头一般进行的操作是：保护一般不该改变的变

3、量一般都压栈保护！p22=_0吧 一个ASCLL 占一个字节吧_ 汉王笔试下面是一些基本的数字电路知识问题，请简要回答之。a） 什么是Setup 和Holdup时间？Setup time 指在时钟信号上升沿到来之前，信号保持稳定的时间Holdup time 指在时钟信号上升沿到来以后，信号保持稳定的时间b） 什么是竞争与冒险现象？怎样判断？如何消除？竞争（Competition）: 在组合逻辑电路中，某个输入变量通过两条或两条以上的途径传到输出端，由于每条途径延迟时间不同，到达输出门的时间就有先有后，这种现象称为竞争。把不会产生错误输出的竞争的现象称为非临界竞争。把产生暂时性的或永久性错误输出

4、的竞争现象称为临界竞争。冒险（risk）：信号在器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化，往往会出现一些不正确的尖峰信号，这些尖峰信号称为毛刺。如果一个组合逻辑电路中有出现，就说明该电路存在冒险。c） 什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？两个或者多个信号相连实现与的功能。使用oc门，为了防止灌电流过大，需要接一个上拉电阻e） 什么

5、是同步逻辑和异步逻辑？f） 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）。g） 你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？2、 可编程逻辑器件在现代电子设计中越来越重要，请问：a） 你所知道的可编程逻辑器件有哪些？b） 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。3、 设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？飞利浦大唐笔试归来 1， 用逻辑们和cmos电路实现ab+cd 2. 用一个二选一mux和一个i

6、nv实现异或 3. 给了reg的setup,hold时间，求中间组合逻辑的delay范围。Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。时hold time不够，数据同样不能被打入触发器。 4. 如何解决亚稳态 5. 用veril

7、og/vhdl写一个fifo控制器 6. 用verilog/vddl检测stream中的特定字符串 扬智电子笔试 第一题：用mos管搭出一个二输入与非门。第二题：集成电路前段设计流程，写出相关的工具。第三题：名词IRQ,BIOS,USB,VHDL,SDR 第四题：unix 命令cp -r, rm,uname 第五题：用波形表示D触发器的功能 第六题：写异步D触发器的verilog module 第七题：What is PC Chipset?第八题：用传输门和倒向器搭一个边沿触发器 第九题：画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。华为面题（硬件）全都是几本模电数电信号单片机题目 1

8、.用与非门等设计全加法器 2.给出两个门电路让你分析异同 3.名词:sram,ssram,sdram 4.信号与系统:在时域与频域关系 5.信号与系统:和4题差不多 6.晶体振荡器,好像是给出振荡频率让你求周期（应该是单片机的,12分之一周期. .） 7.串行通信与同步通信异同,特点,比较 8.RS232c高电平脉冲对应的TTL逻辑是?（负逻辑?） 9.延时问题,判错 10.史密斯特电路,求回差电压 11.VCO是什么,什么参数（压控振荡器?）12. 用D触发器做个二分颦的电路.又问什么是状态图13. 什么耐奎斯特定律,怎么由模拟信号转为数字信号14. 用D触发器做个4进制的计数15.那种排序

9、方法最快?一、 研发（软件） 用C语言写一个递归算法求N！；给一个C的函数，关于字符串和数组，找出错误；防火墙是怎么实现的？你对哪方面编程熟悉？新太硬件面题接着就是专业题目啦 （1）d触发器和d锁存器的区别 （2）有源滤波器和无源滤波器的原理及区别 （3）sram，falsh memory，及dram的区别？（4）iir，fir滤波器的异同 （5）冒泡排序的原理 （6）操作系统的功能 （7）学过的计算机语言及开发的系统 （8）拉氏变换和傅立叶变换的表达式及联系。各大公司的硬件笔试题f） 画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）36. 用ver

10、ilog/vhdl检测stream中的特定字符串 1）DSP和通用处理器在结构上有什么不同，请简要画出你熟悉的一种DSP结构图 2）说说定点DSP和浮点DSP的定义（或者说出他们的区别） 3）说说你对循环寻址和位反序寻址的理解 4）请写出【8，7】的二进制补码，和二进制偏置码。用Q15表示出0.5和0.5 1.用与非门等设计全加法器 4.信号与系统:6.晶体振荡器,好像是给出振荡频率让你求周期（应该是单片机的,12分之一周期.） 7.串行通信与同步通信异同,特点,比较 9.延时问题,判错 10.史密斯特电路,求回差电压 11.VCO是什么,什么参数（压控振荡器?12. 用D触发器做个二分颦的电

11、路.什么是状态图13 什么耐奎斯特定律,怎么由模拟信号转为数字信号（1）d触发器和d锁存器的区别（2）有源滤波器和无源滤波器的原理及区别 （4）iir，fir滤波器的异同 （5）冒泡排序的原理 （6）操作系统的功能 （7）学过的计算机语言及开发的系统 分析设计1.波形变换题目 从正弦波-方波-锯齿波-方波,设计电路2. 74161计数器组成计数电路,分析几进制的4.判断MCS-51单片机的指令正确还是错误,并指出错误原因（1） MUL R0,R1（2） MOV A,R7（3） MOV A,#3000H（4） MOVC A DPTR,A（5） LJMP #1000H （）5.MCS-51单片机中

12、,采用12Mhz时钟,定时器T0采用模式1（16位计数器）,请问在下面程序中,p1.0的输出频率MOV TMOD,#01HSETB TR0 LOOP:MOV TH0,#0B1HMOV TL0,#0E0HLOOP1:JNB TF0,LOOP1CLR TR0CPL P1.0SJMP LOOP1、同步电路和异步电路的区别是什么？（仕兰微电子）异步电路主要是组合逻辑电路，用于产生地址译码器、或的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。

13、电路的稳定需要有可靠的建立时间和持时间，待下面介绍。 同步电路是由时序电路（寄存器和各种触发器）和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟，而所有的状态变化都是在时钟的上升沿（或下降沿）完成的。比如触发器，当上升延到来时，寄存器把端的电平传到输出端。在同步电路设计中一般采用D触发器，异步电路设计中一般采用Latch。2、什么是同步逻辑和异步逻辑？（汉王笔试）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其

14、子系统是使用特殊的“开始”和“完成”信号使之同步。由于异步电路具有下列优点-无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性-因此近年来对异步电路研究增加快速，论文发表数以倍增，而Intel Pentium 4处理器设计，也开始采用异步电路设计。异步电路主要是组合逻辑电路，用于产生地址译码器、或的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路（寄存器和各种触发器）和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。3、什么是线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实

15、现（漏极或者集电极开路），由于不用oc门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻）7、解释setup和hold time violation，画图说明，并说明解决办法。（威盛VIA 上海笔试试题）如果hold time不够，数据同样不能被打入触发器。建立时间（Setup Time）和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。如果数据信号在时钟沿触发前后

16、持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。9、什么是竞争与冒险现象？在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的（冗余）消去项，但是不能避免功能冒险，二是在芯片外部加电容。三是增加选通电路在组合逻辑中，由于多少输入信号变化先后不同、信号传输的路径不同，或是各种器件延迟时间不同（这种现象称为竞争）都有可能造成输出波形产生不应有的尖脉冲（俗称毛刺），这种现象成为冒险。10、你知道那些常用逻辑电平？常用逻辑电平：TTL、CMOS

17、、LVTTL、LVCMOS、ECL（Emitter Coupled Logic）、PECL（Pseudo/Positive Emitter Coupled Logic）、LVDS（Low Voltage Differential Signaling）、GTL（Gunning Transceiver Logic）、BTL（Backplane Transceiver Logic）、ETL（enhanced transceiver logic）、GTLP（Gunning Transceiver Logic Plus）；RS232、RS422、RS485（12V，5V，3.3V）；TTL和CMOS不可

18、以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。cmos的高低电平分别为:Vih=0.7VDD,Vil=0.9VDD,Vol=0.1VDD.ttl的为:=2.0v,Vil=0.8v;=2.4v,Vol=0.4v.用cmos可直接驱动ttl;加上拉电阻后,ttl可驱动cmos. 1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。2、OC门电

19、路必须加上拉电阻，以提高输出的搞电平值。3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。上拉电阻阻值的选择原则包括:1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。2、从确保足够的驱动电流考虑应当足够小；电阻小，电

20、流大。3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理 OC门电路要输出“1”时才需要加上拉电阻 不加根本就没有高电平在有时我们用OC门作驱动（例如 控制一个 LED）灌电流工作时就可以不加上拉电阻OC门实现“线与”运算OC门就是集电极开路，输出总之加上拉电阻能够提高驱动能力。11、如何解决亚稳态。（飞利浦大唐笔试）？亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处

21、于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。1 降低系统时钟频率2 用反应更快的FF3 引入同步机制，防止亚稳态传播4 改善时钟质量，用边沿变化快速的时钟信号关键是器件使用比较好的工艺和时钟周期的裕量要大。亚稳态寄存用d只是一个办法，有时候通过not，buf等都能达到信号过滤的效果12、IC设计中同步复位与异步复位的区别。（南山之桥）同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。 异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。13、MOORE 与 MEELEY状态机的特征

22、。 Moore 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化. Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关, 这14、多时域设计中,如何处理信号跨时域。 不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM，握手信号等。跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。这

23、个同步器就是两级d触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。 如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。我们可以在跨越Clock Domain 时加上一个低电平使能的Lo

24、ckup Latch 以确保Timing能正确无误。15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦大唐笔试）hold Delay T+T2max,T3holdT1min+T2min17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck-q,还有 clock的delay,写出决定最大时钟的因素，同时给出表达式。（威盛VIA 上海笔试试题）T+TclkdealyTsetup+Tco+Tdelay;TholdTclkdelay+Tco+Tdelay;我们先来看一看同步电路中数据传递的一个基本模型：如下图（Tco是触发器时钟到数据输出的延时；Tdelay是组合逻辑的延时；Tsetup是触发器的建立时间）假设数据已经被时钟的上升沿打入D触发器，那么数据到达第一个触发器的Q端需要Tco，再经过组合逻辑的延时Tdelay到达的第二个触发器的D端，要想时钟能在第二个触发器再次被稳定的锁入触发器