EDA技术复习大纲1docxWord格式.docx

1、HDPLD 包括口J擦除叫编程逻辑器件 EPLD （Erasable Programmable Logic Device）、复杂口J 编 程逻辑器件CPLD （Complex PLD）和FPGA三种，其集成密度大于1000门/片。如Altera 公司的EPM9560,其密度为12000门/片，Lattice公司的pLSl/ispLSI3320为14000门/片等。 IT前集成度最高的HDPLD可达5亿晶体管/片以上。2 按编程方式分类可编程逻辑器件的编程方式分为两类：一次性编程OTP （One Time Programmable）器件和口J 多次编程 MTP （Many Time Progra

2、mmable）器件。OTP器件是属于一次性使用的器件，只允许用八対器件编程一次，编程后不能修改，其优点 是可靠性与集成度高，抗干扰性强。MTP器件是属于可多次重复使用的器件，允许用户对其进行多次编程、修改或设计，特别 适合于系统样机的研制和初级设计者的使用。3 根据各种可编程元件的结构及编程方式，可编程逻辑器件通常乂可以分为四类：a. 采用一次性编程的熔丝（Fuse）或反熔丝（Antifuse）元件的可编程器件，如PROM、PAL 和EPLD等。b. 采用紫外线擦除、电町编程元件，即采川EPROM、UVCMOS工艺结构（即指EEPROM 工艺结构）的可多次编程器件。c. 采用电擦除、电可编程元

3、件。其中一种是E2PROM,另一种是采用快闪存储器单元（Flash Memory）结构的可多次编程器件。d. 基于基于查找农LUT、静态存储器SRAMT艺的可多次编程器件。目前多数FPGA是基 于SRAM结构的可编程器件。4 按结构特点分类PLD按结构特点分为阵列型PLD和现场可编程门阵列型FPGA两大类。阵列型PLD的基本结构由与阵列和或阵列组成。简单PLD （如PROM、PLA、PAL和GAL 等、EPLD和CPLD都属于阵列型PLDo现场可编程门阵列型FPGA具冇门阵列的结构形式，它冇许多町编程单元（或称逻辑功能 块）排成阵列组成，称为单元型PLD。5 按其结构的复杂程度及性能的不同分类

4、一-般可分为四种：SPLD、CPLD、FPGA及ISP器件。8.4种不同的可编程逻辑器件1 简单可编程逻辑器件（SPLD）简单可编程逻辑器件SPLD （Simple Programmable Logic Device）是可编程逻辑器件的早期产 品。最早出现在20世纪70年代，主要是可编程只读存储器（PROM）、可编程逻辑阵列（PLA）、 可编程阵列逻辑（PAL）及通用阵列逻辑（GAL）器件等。简单PLD的典型结构是由与阵列 及或阵列组成的，能有效实现以“乘积和”为形式的布尔逻辑函数。2 复杂可编程逻辑器件（CPLD）复朵可编程逻辑器件CPLD （Complex Programmable Log

5、ic Device）出现在20世纪80年代末 期。其结构上不同于早期SPLD的逻辑门编程，而是采用基于乘积项技术和E2PROM （或 Flash）工艺的逻辑块编程，不但能实现各种时序逻辑控制，更适合做复杂的组合逻辑电路。3 现场可编程门阵列（FPGA）现场J编程门阵列FPGA （Field Programmable Gate Array）是由美国Xilinx （赛灵思）公司率 先开发的一种通用型用户可编程器件。FPGA与SPLD和CPLD的结构完全不同，它不包JS 与门和或门，目询应用最多的FPGA是采用对基于查找表技术和SRAM工艺的逻辑块编程來 实现所盂的逻辑功能的。同CPLD相比，它的逻

6、辑块的密度更高、触发器更多、设计更灵活, 多用于人规模电路的设计，尤其更适合做复杂的时序逻辑。但由于FPGA采用的是SRAM T 艺，掉电后数据会丢失，因此实际应用时还须外挂一个E2PR0M或Flash Memory來存储编 程数据。4 在系统可编程逻辑器件（ISP）在系统可编程逻辑器件ISP （In-System Programmable PLD，通常简称ISP-PLD）是1992年由 美国的Lattice （莱迪思）公司率先推出的。它是一种采用了在系统可编程技术的PLD,与传 统编程技术的最大区别是它不使用编程器，而是通过下载电缆与计算机直接相连，用户在自 己设计的口标系统屮直接对器件编程

7、。这种全新的设计方法对以使可编程逻辑器件先装配后 编程，成为产殆示还可以反复编程，使生产维护和系统更新都发生了革命性的变化。在系统编程是使用一根下载电缆一端连在计算机的并行打印口上，另一端接在装配了可编程 逻辑器件的PCB板上的插头屮（口前大都使用JTAG 口 ）,早期的PLD是不支持ISP技术的, 目前的CPLD、FPGA都支持1SP技术可实现在线编程。8. ISP概念ISP （In-System Programming）在系统“编程，指电路板上的空白器件可以编程丐入最终用户 代码，而不需要从电路板上取下器件。9. VHDL的概念VHDL全名超高速集成电路硬件描述语言（Very-High-S

8、peed Integrated Circuit HardwareDescription Language）。其有以卜几个特点：1 VHDL具冇强大的功能，覆盖面广，描述能力强。2 VHDL有良好的可读性。3 VHDL有良好的可移植性。4 使用VHDL可以延长设计的生命周期。5 VHDL支持人规模设计的分解和已有设计的再利用。6 VHDL有利于保护知识产权。1、2.基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入一 一综合一适配编程下载硬件测试。A. 功能仿真 B.时序仿真C.逻辑综合 D.配置3. 1P核在EDA技术和开发中具有十分重要的地位;提供用VHDL等硬件描述语言描

9、述的功能块,但不涉及实现该功能块的具体电路的IP核为 。A. 软 IP B.固 IPC.硬IP D.全对4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中， 是错误的。A. 综合就是把抽象设计层次中的-种表示转化成另-种表示的过程。B. 综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件。C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射 关系是唯一的（即综合结果是唯一的）。5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD

10、通过 实现其逻辑功能。A.可编程乘积项逻辑 B.查找表（LUT）C.输入缓冲 D.输岀缓冲6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 OA.器件外部特性 B.器件的内部功能C.器件外部特性与内部功能 D.器件的综合约束7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即血积优化），以及提高运行速度（即速度优化）；下列方法中 不属于面积优化。A.流水线设计 B.资源共享C.逻辑优化 D.串行化8. 进程中的信号赋值语句，其信号更新是 oA.立即完成 B.在进程的最后完成C.按顺序完成 D.都不对9. 不完鉴的IF语句，其综合结果可实现

11、 。A.时序逻辑电路 B.组合逻辑电路C.双向电路 D.三态控制电路10. 状态机编码方式中，其中 占用触发器较多，但英简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。A. 一位热码编码 B.顺序编码C.状态位直接输出型编码 D.格雷码编码二、VHDL程序填空1. 下面程序是1位十进制计数器的VHDL描述，试补充完整。LIBRARY IEEE;USE IEEE. .ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT （ CLK : IN STD_LOGIC ;Q : OUT STD_LOGIC_VECTOR（3 DOWN

12、TO 0）;END CNT10;ARCHITECTURE bhv OF ISSIGNAL QI : STD_LOGIC_VECTOR3 DOWNTO 0）;BEGINPROCESS （CLK）IF THEN 边沿检测IF QI 10 THENQI O1 ）; - 置零ELSEQl = Ql + 1 ; 加 1END IF;END PROCESS ;END bhv;2. 下面是一个多路选择器的VHDL描述，试补充完整。USE IEEE STD_LOGIC_：L：L64 ALL;ENTITY bmux ISPORT （ sei : STD_LOGIC;A, B : IN STD_LOGIC_VEC

13、TOR（7 DOWNTO 0）;Y : STD_LOGIC_VECTOR （ DOWNTO 0）;END bmux;ARCHITECTURE bhv OF bmux ISy = A when sei = 111 三、VHDL程序改错仔细阅读下列程序，凹答问题1USE IEEE.STD_LOGIC_1164.ALL;2ENTITY LED7SEG IS3PORT （ A : IN STD_LOGIC_VECTOR（3 DOWNTO 0）;4CLK : IN STD_LOGIC;5LED7S : OUT STD_LOGIC_VECTOR（6 DOWNTO 0）;6END LED7SEG;7ARCH

14、ITECTURE one OF LED7SEG IS8SIGNAL TMP : STD_LOGIC;910SYNC : PROCESS（CLK, A）1112IF CLK1EVENT AND CLK = 111 THEN13TMP LED7S = n0000110n;21WHEN n0010n = n1011011n;22WHEN n0011n = n1001111n;23WHEN n010Cn = n1100110n;24WHEN n0101,T = n1101101n;25WHEN n0110IT = n1111101n;26WHEN n0111n = ,0000111n;27WHEN ”

15、1000” =28WHEN n1001n = ,1101111n;29END CASE;3031END one;321. 在程序中存在两处错误，试指出，并说明理由:2. 修改相应行的程序：错误1行号：程序改为:错误2四、阅读下列VHDL程序，画出原理图（RTL级）ENTITY HAD ISPORT （ a : b : c : OUT STD_LOGIC d : OUT STD_LOGIC/ tEND ENTITYHAD;ARCHITECTURE fhl OF HAD ISc = NOT（a NAND b）;d = （a OR b）AND（a NAND b）; END ARCHITECTURE

16、fhl;五、请按题中要求写出相应VHDL程序1. 带计数使能的异步复位计数器 输入端口： elk 时钟信号rst en load data 输出端口： q界步复位信号计数使能同步装载（装载）数据输入，位宽为10计数输出，位宽为102.看下面原理图，写出相应VHDL描述 y六、综合题下图是一个A/D采集系统的部分，要求设计其中的FPGA采集控制模块，该模块由三个部分 构成：控制器（Control）地址计数器（addrent）内嵌双I I RAM （adram）o控制器（control）是 一个状态机，完成AD574的控制，和adram的写入操作。Adram是一个LPM_RAM_DP单元， 在wr

17、en为T时允许写入数据。试分别回答问题ITGA采集控制卜而列出了 AD574的控制方式和控制吋序图AD574逻辑控制真值表（X表示任意）CECSRCK12 8A0工作状态X禁止1禁I上启动12位转换启动8位转换12位并行输出有效高8位并行输出有效低4位加上尾随4个0冇效STATUS 20us AD574 I作时序： , D11：0 2 DE：0）1. 要求AD574 I作在12位转换模式,K12_8、A0在control中如何设置2. 试画出control的状态机的状态图3. 对地址计数器模块进行VHDL描述输入端口： clkinc 计数脉冲cntclr 计数器情零输出端口 ： rdaddr

18、RAM读出地址，位宽10位4. 根据状态图，试对control进行VHDL描述5. 已知adram的端口描述如卜-ENTITY adram ISPORT（data : IN STD_LOGIC_VECTOR （11 DOWNTO 0）; 写入数据 wraddress: IN STD_LOGIC_VECTOR （9 DOWNTO 0）; 写入地址 rdaddress: 读地址 wren : IN STD_LOGIC := 11 1 ;-写（吏能q : OUT STD_LOGIC_VECTOR （11 DOWNTO 0） 读出数据）;END adram;试用例化语句，对整个FPGA采集控制模块进行

19、VHDL描述EDA試卷答案一、单项选择题原理图/HDL文本输入_A_-综合适配一 B一编程下载一硕件测试。P14A.功能仿真 B.时序仿真3.1P核在EDA技术和开发屮具有十分重要的地位;提供川VHDL等硬件描述语言描述的功能块, 但不涉及实现该功能块的具体电路的IP核为_Ao P25A.软 IP B.固 IP4. 综合是EDA设计流程的关键步骤，在下血対综合的描述中， D是错误的。PJ5A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。B. 综合就是将电路的高级语言转化成低级的，可与FPGA/ CPLD的基木结构相映射的网表文件。D. 综合可理解为，将软件描述与给定的硕件结构用

20、电路网表文件表示的映射过程，并且这种映射 关系是唯一的（即综合结果是唯一的）。5. 人规模可编程器件主要有FPGA、CPLD两类，具中CPLD通过A_实现其逻辑功能。P42A.可编程乘积项逻辑 B.杏找表（LUT）C.输入缓冲 D.输出缓冲构体描述 Bo P2747. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即而积优化），以及提高运行速度（即 速度优化）；下列方法中A不属于面积优化。P2388. 进程中的信号赋值语句，其信号更新是_Bo P1349. 不完整的IF语句，其综合结果可实现_A_。P147A.吋序逻辑电路 B.组合逻辑电路10. 状态机编码方式屮，其中_A_占用触发器较多

21、，但其简单的编码方式可减少状态译码组合逻 辑资源，且易于控制非法状态。P221C.状态位肓接输出型编码 D.格雷码编码二、 VHDL程序填空1. 下而程序是1位十进制计数器的VHDL描述，试补充完整。USE IEEE.STD_LOGIC_1164-ALL;USE IEEE-STD_LOGIC_UNSIGNED.ALL;ARCHITECTURE bhv OF CNT10 IS STD_LOGIC_VECTOR（3 DOWNTO 0）;IF CLK1 EVENT AND CLK = THEN - 边沿检测 f 0f ）; 加1Q = Ql； OUT STD_LOGIC_VECTOR（7 DOWNTO 0）;= A when sei = 111 ELSEB；三、 VHDL程序改错 1 2ENTITY LED7SEG IS 3 4 5 6 7ARCHITECTURE one OF LED7SEG IS 8 9BEGIN 10 PROCESS（CLK, A） 111213WHEN,0000HLED7S,0001H,0010H,0011H =OlOO11,0110f,n1000nn1001nEND CA