8位减法器的设计Word下载.docx

1、系（部）主管领导意见目 录一、课程设计目的 2二、课程设计要求 2三、设计内容 21、设计思路 22、设计步骤 31）先设计减数和被减数值的锁定并判定借位的输出值 32）设计减法器的基本功能 33）设计计数器的分频操作降低输出频率是结果显示清楚 44）数码管的段选设计 4四、设计仿真波形 51）减数被减数值的锁定 52）数码管片选及段选 6五、程序中各个引脚的分配如下 6六、设计总程序 6七、设计仿真图 9八、设计心得及体会 9参考文献 10一、课程设计目的系统提供一个50MHz的时钟，要求输入一个8位的二进制数作为被减数并锁定，然后再输入一个8位二进制数并锁定，进行相减后的结果用十进制在数码

2、管上显示出来，并用一个led灯来显示借位情况。二、课程设计要求三、设计内容1、设计思路方法一：由于要设计的是一个8位的二进制减法器，可采用4位减法器并联的例化语句的方法来实现。在是用例化语句的过程中需要的就是输入的是8位二进制编码，输出的结果也是二进制编码的形式，所以在输出结果的同时还需要将结果进行转化后才能在数码管显示出来，否则只能用16进制来显示。其中的是否发生借位的部分，完全可以用一个输出指向led的亮灭来表示。在此过程中数码管的显示还需要设计好动态扫描。方法二;8位二进制减法器的设计，我们在设置减法器前就先将数据转化，然后再进行减法器的设置，在这里是否要借位可以用if语句来判定后直接输

3、出一个值送入到led显示结果，并把结果直接送入数码管显示。2、设计步骤1）先设计减数和被减数值的锁定并判定借位的输出值 程序如下： PROCESS（AB,K1,K2） VARIABLE S1,S2:STD_LOGIC_VECTOR（7 DOWNTO 0）; BEGIN IF K1EVENT AND K1=1 THEN S1:=AB; END IF; IF K2EVENT AND K2= S2: TMP1=CONV_INTEGER（S1）; TMP2TMP2 THEN TMP=TMP1-TMP2; FLAG=10; CO=0; ELSE=TMP2-TMP1;=11; END PROCESS;2）

4、设计减法器的基本功能程序如下：PROCESS（TMP,CLK） VARIABLE A,B,C:INTEGER RANGE 0 TO 9; IF CLKEVENT AND CLK= C:=TMP REM 10 ; B:=（TMP-C） REM 100/10; A:=（TMP-B*10-C） REM 1000/100; A1=A; B1=B; C1=C;3）设计计数器的分频操作降低输出频率是结果显示清楚PROCESS（CLK） VARIABLE NUM:INTEGER RANGE 0 TO 50000000; IF CLK IF NUM100 THEN NUM:=NUM+1; ELSE=0; CL

5、K1= NOT CLK1; END IF;3）设计数码管的片选PROCESS（CLK1） IF CLK1EVENT AND CLK1= SEL7SSEL=00000001DISP00000000 END CASE;4）数码管的段选设计PROCESS（DISP） BEGIN CASE DISP IS WHEN 0=LED7S1001111 WHEN 2=0010010 WHEN 3=0000110 WHEN 4=1001100 WHEN 5=0100100 WHEN 7=0001111 WHEN 8=0000000 WHEN 9=0000100 WHEN 10=1111111 WHEN 11=1

6、111110 WHEN OTHERS=NULL;END;四、设计仿真波形1）减数被减数值的锁定图4-1 值的锁定仿真图2）数码管片选及段选图4-2 结果的显示仿真图五、程序中各个引脚的分配如下引脚名称引脚编号连接网络AB0M3FPGA_M1SEL0G4E_7SEG-A1AB1M4FPGA_M2SEL1G3E_7SEG-A2AB2N1FPGA_M3SEL2E2E_7SEG-A3AB3N2FPGA_M4SEL3F2E_7SEG-A4AB4N3FPGA_M5LED7S0K4E_7SEG-GAB5N4FPGA_M6LED7S1L2E_7SEG-FAB6R1FPGA_M7LED7S2H1E_7SEG-E

7、AB7P3FPGA_M8LED7S3H4E_7SEG-DK1T10KEY1LED7S4H3E_7SEG-CK2N14KEY2LED7S5L4E_7SEG-BCOR10LED1LED7S6L3E_7SEG-ACLKJ350MHZ六、设计总程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY a8jfq IS PORT（ CLK,K1,K2:IN STD_LOGIC; AB:IN STD_LOGIC_VECTOR（7 DOWNTO 0）; SEL:OUT STD_LOGIC_VECTOR（

8、7 DOWNTO 0）; LED7S:OUT STD_LOGIC_VECTOR（6 DOWNTO 0）; CO:OUT STD_LOGIC ）;ARCHITECTURE ONE OF a8jfq IS SIGNAL A1,B1,C1: SIGNAL FLAG,DISP:INTEGER RANGE 0 TO 15; SIGNAL TMP1,TMP2,TMP:INTEGER RANGE 0 TO 255; SIGNAL CLK1:STD_LOGIC; SIGNAL SEL7S:STD_LOGIC_VECTOR（1 DOWNTO 0）:BEGIN PROCESS（TMP,CLK） PROCESS（C

9、LK） PROCESS（DISP） BEGIN 七、设计仿真图八、设计心得及体会经过本次课程设计通过本次设计对FPGA有了进一步的了解，在这次课程设计的过程中设计的2套方案只是先了一套有点遗憾，第一条方案在之前的过程的设计过程中都是正常的而且仿真也是没有问题，就是在进行实物显示是一致是乱码，也没有在课程设计结束前解决。只能是另外想办法，通过别的思路和设计来实现该功能。在谢老师的帮助下通过自己网上找资料终于实现了预期的功能，本次课程设计学到了许多东西。期待下次能实现更多的功能。参考文献【1】 潘松，王国栋. VHDL使用教程. 成都：电子科技大学出版社， 2000 【2】 潘松，王国栋 EDA技术实用教程VHDL版（第五版） 北京：科技出版社，2013 【3】 蒋国强. EDA技术与应用. 北京：电子工业出版社，2007