奇数分频器VHDL设计.docx

1、奇数分频器VHDL设计奇数分频器1 引言分频器在CPLD/FPGA设计中使用频率非常高，尽管目前大部分设计中采用芯片厂家集成的锁相环资源，但是对于要求奇数倍分频、小数倍分频的应用场合却往往不能满足要求。硬件工程师希望有一种灵活的设计方法，根据需要，在实验室就能设计分频器并马上投入使用，更改频率时无需改动原器件或电路板，只需重新编程，在数分钟内即可完成。对于偶数分频，使用一模N计数器模块即可实现，即每当模N计数器从0开始计数至N时，输出时钟进行翻转，同时使计数器复位，使之从0开始重新计数，以此循环即可实现。但对于奇数分频，实现50%的占空比却是比较困难的。下面给出占空比50%的奇数分频器的设计源

2、程序和仿真结果。2 VHDL程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; -添加库entity fdiv is -设计实体port( clk,reset : in std_logic; -端口说明 preset: in integer; -preset:分频预置数clkout : out std_logic); - -clkout :分频后得到的时钟end fdiv;architecture behave of fdiv is -设计构造体signal s1,s2 : std_logic;

3、 -内部信号s1,s2signal cnt : integer range 0 to preset-1;-模为preset的计数信号beginP1: process(clk,reset) -计数器 beginif reset=1 thencnt=0;elsif clkevent and clk=1 then if cnt=0 then cnt=preset-1; ELSE cnt=cnt-1; end if;end if; end process; P2: process(clk,reset) -信号1 beginif reset=1 thens1=1;elsif clkevent and c

4、lk=1 thenif cnt=0 then -计数信号为0时，S1翻转 s1=not s1;else s1=s1;end if;end if; end process; P3: process(clk,reset) -信号2 beginif reset=1 thens2=1;elsif clkevent and clk=0 thenif cnt=(preset-1)/2 then -计数信号为N时，S2翻转 s2=not s2;else s2=s2;end if;end if; end process; clkout= s1 xor s2; - 异或输出end behave;程序说明：以上程

5、序实现任意奇数为preset的50占空比分频，计数器cnt的模值为preset，计数器是为了控制信号S1和信号S2，使两信号保持恒定的时间差。信号S1为上升沿触发，在cnt0时翻转，信号S2为下降沿触发，在cnt=(preset-1)/2 时翻转。然后将S1和S2异或输出，这样就实现了preset的50占空比分频。3 仿真波形本设计选用的是FLEX10K系列器件，仿真波形如图所示。图中预置值为，即分频器分频值为7，由图中的波形可以看出，结果正确。波形分析：计数器cnt的模值为7，信号S1是上升沿触发，cnt0时翻转，S2是下降沿触发，cnt（7-1）/=时翻转，然后将S1和S2异或输出，这样就

6、实现了50%占空比的7分频。半整数分频器1引言在数字系统设计中，分频器是一种基本电路。整数分频器的实现非常简单，可采用标准的计数器来实现。但在某些场合下，时钟源所给频率与所需频率不成整数倍关系，譬如把12MHZ的时钟频率分频为1.024MHZ的时钟，分频系数为11.71875，此时可采用小数分频器进行分频。这类问题在通信ASIC的设计中用的比较多。作为小数分频器的一个特例，本程序完成的是半整数分频器的设计。2半整数分频器的基本原理设有一个5MHZ的时钟源，但电路中需要产生一个2MHZ的时钟信号，这时就需要设计一个分频比为2.5的分频器，可采用以下方法：设计一个模3的计数器，再设计一个扣除脉冲电

7、路，加在模3计数器输出之后，每来两个脉冲就扣除一个脉冲，就可以得到分频系数为2.5的小数分频器。实现扣除的电路是由二分频器和异或逻辑组成。采用类似的方法，可以设计出分频系数为任意半整数的分频器。3电路组成设需要设计一个分频系数为N-0.5的分频器，其电路可由一个模N计数器、二分频器和一个异或门组成，如图（一）所示。4VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY decount ISPORT(inclk: IN STD_LOGIC; -时钟源 preset: IN STD

8、_LOGIC_VECTOR(3 DOWNTO 0);-预置分频值N outclk: BUFFER STD_LOGIC); -输出时钟END decount;ARCHITECTURE decount_arch OF decount ISSIGNAL clk,divide2: STD_LOGIC; -clk：异或门输出；-divide2：二分频器输出SIGNAL count: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINclk=inclk XOR divide2; -inclk与divide2异或后，-作为模N计数器的时钟PROCESS(clk)BEGIN IF(clkev

9、ent and clk=1) THEN IF(count=0000) THEN count=preset-1; -置整数分频值N outclk=1; ELSE count=count-1; -模N计数器减法计数 outclk=0; END IF; END IF;END PROCESS;PROCESS(outclk)BEGINIF(outclkevent and outclk=1) THENdivide2=not divide2; -输出时钟二分频END IF;END PROCESS;END decount_arch;说明：以上程序实现对时钟源inclk进行分频系数为N-0.5的分频，得到输出频

10、率outclk。Preset输入端口是预置分频值N，本程序中preset设为4位宽的位矢量，即分频系数为16以内的半整数值。若分频系数大于16，需同时增大preset和count的位宽，两者的位宽应始终一致。五 仿真波形本设计选用的是MAX7000系列的EPM7032LC44-15器件实现，仿真波形如图（二）所示。图中预置值设为3，即分频器分频值为2.5，由图中outclk与inclk的波形可以看出，outclk会在inclk每隔2.5个周期处产生一个上升沿，从而实现分频系数为2.5的分频器。设计题目1设计一个按键脉冲宽度处理电路。假设按键的高电平脉冲宽度可能为10100个时钟宽度，设计一个电

11、路使每次按键在按键松开（释放）时输出一个时钟周期的高电平脉冲。根据代码画出电路结构示意图。源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY key ISPORT(clk,key_in: IN STD_LOGIC; key_out: OUT STD_LOGIC);END ENTITY;ARCHITECTURE behav OF key ISSIGNAL q1,q2: STD_LOGIC;BEGINPROCESSBEGINWAIT UNTIL RISING_EDGE(clk);q1 = key_in;q2 = q1;END PROCESS;

12、key_out = q2 and not(q1);END behav;仿真结果：电路图：2设计帧同步检测电路，输入位宽1位的二进制序列及时钟，输出高电平脉冲的检测结果。对输入的二进制序列检测帧同步序列“01011”，即当输入的二进制序列中出现帧同步序列时，输出一个高电平脉冲。源程序（对连续输入信号进行检测）：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY find ISPORT(clk,input: IN STD_LOGIC; find_out: OUT STD_LOGIC);END find;ARCHITECTURE behav OF find

13、 ISSIGNAL local_PN: STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINPROCESS(clk)BEGIN IF(clkevent AND clk=1) THEN local_PN(0)=input; local_PN(1)=local_PN(0); local_PN(2)=local_PN(1); local_PN(3)=local_PN(2); local_PN(4)=local_PN(3); END IF;END PROCESS;find_out = 1 WHEN local_PN = 01011 ELSE 0; -检测到01011时，find_out

14、输出为1END behav;仿真结果：输入为：101011001110101111011011，由图中可以看出，结果正确。3. 设计可以对两个运动员赛跑计时的秒表，要求如下：（1）秒表的输入只有时钟（clk）和一个按键（key），假设key已经经过防抖动和脉冲宽度处理，每按一次key产生持续一个时钟周期的高电平脉冲，可以满足设计的需要，不需要对key再做任何处理。 （2）秒表输出用059的整数表示，不需要对十位和个位分别计数，不需要7段译码。 （3）键key的功能如下：（A）按第一下key，开始计数，并输出计数值；（B）第一个运动员到终点时按第二下key，秒表记住第一个运动员到终点的时间，但还

15、在继续计数并输出计数值；（C）第二个运动员到终点时按第三下key，停止计数，这时输出的计数值就是第二个运动员用的时间；（D）然后按第四下key，秒表输出第一个运动员到终点的时间，即按第二下key时记住的计数值；（E）按第五下key，秒表清0，开始新的周期。（4）画出秒表的状态转移图，标明各个状态的转移条件和输出。（5）用VHDL完成秒表的设计。解答：状态转移图如下：源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY sec ISPORT(clk,key: IN STD_LOGIC

16、; sec_out: OUT INTEGER);END sec;ARCHITECTURE behav OF sec ISTYPE states IS(st0,st1,st2,st3,st4);SIGNAL current_state,next_state: states;BEGINPROCESS(key) -状态转移BEGINIF (key=1) THEN current_state next_state next_state next_state next_state next_state next_state sec_out time1 := time1+1; -time1自动加 time2 := time2+1; -time2自动加1 sec_out time2 := time2+1;-time1停止计时，time2继续 sec_out sec_out sec_out sec_out = 0;time1 := 0; time2 := 0;END CASE;END IF;END PROCESS;END behav;仿真结果：