存储器加法器以及乘法器实验汇编.docx

1、存储器加法器以及乘法器实验汇编北京科技大学 计算机与通信工程学院实 验 报 告实验名称: 存储器、加法器以及乘法器 学生姓名： 专 业: 班 级： 学 号： 指导教师： 实验成绩： 实验地点： 实验时间： 年 月 日一、实验目的与实验要求1、实验目的（1）实验一：静态随机存储器实验掌握静态随机存储器的基本结构。 掌握静态随机存储器 RAM工作特性及数据的读写方法。 （2）实验二：超前进位加法器设计实验掌握超前进位加法器的原理及其设计方法。 熟悉 FPGA 应用设计及 QuartusII 软件的使用。 理解使用超前进位逻辑设计ALU的方法。（3）实验三：阵列乘法器设计实验掌握乘法器的原理及其设计

2、方法。 熟悉QuartusII 软件的使用及FPGA应用设计。2、实验要求(1)了解静态随机存储器的工作原理，利用实验箱进行验证性实验，并完成实验箱的写入、读取数据。(2) 利用QuartusII 软件完成超前进位加法器设计，原理图设计或者程序编程实现其进位加法功能，并且下载到实验箱里完成验证。(3)用文字描述或者画图方式给出FPGA外围电路接线图，并在QuartusII 软件中完成阵列乘法器的设计，运行观测结果。二、实验设备（环境）及要求CM3+实验环境、Quartus8.0环境三、实验内容与步骤1、实验1（1）实验原理本实验所用的静态随机存储器（SRAM）由一片 6116 芯片（2K8bi

3、t）构成（位于 MEM单元），如图所示。6116 的容量为 2KB，包含 11 根地址线，即 A10A0，数据宽度为 8位，除电源和地线外，还有三根控制线：CS （片选线）、OE （读线）、WE （写线），其功能如表 3.5 所示，在片选信号有效（CS=0，低电平有效）的前提下，当OE=0 时进行读操作，当WE =0 时进行写操作，本实验平台将CS常接地。存储器（MEM）最终是要挂接到 CPU 上，所以还需要一个读写控制逻辑，使得 CPU能控制 MEM 的读写，实验中的读写控制逻辑如图所示，图中读信号 RD 和写信号 WR都是高电平有效。由于 T2 的参与，可以保证 MEM 的写脉宽与 T2

4、一致，T2 由时序单元的TS2 给出。IOM 主要用来选择是对 I/O 设备还是对 MEM 进行读写操作。当 IOM=1 时读写 I/O设备，当 IOM=0 是读写 MEM。当 RD=1 时为读，当 WR=1 时为写。存储器实验原理图：（2）主要步骤关闭实验系统电源，在断电状态下按图所示连接实验电路，并检查无误。时序单元的状态开关置为“单步”档，MEM 单元的编程开关置为“运行”档。 将 CON 单元的 IOR 开关置为 1（使 IN 单元无输出），打开电源开关，如果听到有“嘀”报警声，说明有总线竞争现象，应立即关闭电源，重新检查接线，直到错误排除。将写地址操作步骤为：(1)令 WR=0，RD

5、=0，IOM=0，IOR=0，在 IN 单元置一个地址值（关掉存储器的读写，数据开关输出地址）； (2)保持上述不变，令 LDAR=1（打开地址寄存器门控信号），然后按动 TS 产生 T2 脉冲，即将地址打入到 AR 中。 写数据操作步骤为： (1)令 WR=0，RD=0，IOM=0，IOR=0，LDAR=0，在 IN 单元置一个数据值（关掉存储器的读写和地址寄存器门控信号； (2)然后置 WR=1，使存储器处于写状态，按动 TS 产生 T2 脉冲，即将数据打入到存储器中。写地址步骤与前面一样。 读数据的具体步骤如下： (1)令 IOR=1，WR=0，RD=0，IOM=0，LDAR=0，关闭

6、IN 单元的输出； (2)然后置 RD=1，使存储器处于读状态，此时数据总线上的数即为从存储器当前地址中读出的数据内容。进行上面的手动操作，每按动一次 TS 按钮，数据通路图会有数据的流动，反映当前存储器所做的操作。（以读入和读出信号03H为例）2、实验2（1）实验原理加法器是执行二进制加法运算的逻辑部件，也是 CPU运算器的基本逻辑部件（减法可以通过补码相加来实现）。把8位加法器分成两个4位加法器，先求出低4位加法器的各个进位，特别是向高4位加法器的进位 C4。然后，高4位加法器把 C4 作为初0始进位，使用低4位加法器相同的方法来完成计算。每一个4位加法器在计算时，又分成了两个2位的加法器

7、。如此递归，如图所示。（2）实验步骤在Quartus8.0的环境下用原理图方法实现8位超前进位加法器的功能。并进行编译、功能和功能仿真以验证电路的功能。 参照 FPGA 芯片的引脚定义，在 Quartus II 8.0软件中对 8 位超前进位加法器的输入输出引脚绑定，并重新编译生成包含引脚绑定信息的编程文件。 关闭实验系统电源，连接 FPGA 外围实验电路，并检查无误。其中，加数和被加数以及来自低位的进位使用 CON 单元的二进制开关输入，相加的结果和向高位的进位使用 FPGA扩展版上的 LED 灯显示。3、实验三（1）实验原理随着大规模集成电路的发展，采用高速的单元阵列乘法器，无论从计算机的

8、计算速度，还是从提高计算效率，都是十分必要的。阵列乘法器分带符号和不带符号的阵列乘法器，该实验针对不带符号的阵列乘法。高速组合阵列乘法器，采用标准加法单元构成乘法器，即利用多个一位全加器（FA）实现乘法运算。 FA（全加器）的斜线方向为进位输出，竖线方向为和输出。图中阵列的最后一行构成了一个串行进位加法器，水平方向送人的加数为0，把低位产生的进位计算进来。由于同一级的FA之间是无须考虑进位的，它的进位被暂时保留下来不往前传递，因此同一级中任意一位FA 加法器的进位输出与和输出几乎是同时形成的，与“串行移位”相比可大大减少同级间的进位传递延迟，所以送往最后一行串行加法器的输入延迟仅与FA 的级数

9、（行数）有关，即与乘数位数有关。（2）实验步骤在Quartus II软件中，按照基于原理图的设计流程输入FA的电路并进行编译，然后进行功能和时序仿真以验证电路功能。 根据对实验原理的描述，在QuartusII软件中按照基于原理图的设计流程输入4*4阵列乘法器电路并进行编译，然后进行功能和时序仿真以验证电路功能。四：实验结果与分析1、实验一 写存储器的过程：IN单元置地址-地址打入AR-IN单元置数据-数据打入MEM。存储器写操作流程（地址：03H，数据：14H）信号 步骤IN单元置地址地址打入ARIN单元置数据数据打入MEMWR0001RD0000IOM0000IOR0000LDAR0100T

10、2读存储器的过程：IN单元置地址-地址打入AR-关闭IN单元输出-读出MEM数据。存储器读操作流程（地址：01H，数据：12H）信号 步骤IN单元置地址地址打入AR关闭IN单元输出读出MEM数据WR0000RD0001IOM0000IOR0011LDAR0100T22、实验二 利用原理图设计超前进位加法器。（1）1位半加器原理图及其波形仿真图（模块后封装名称：h_adder）（2）1位全加器原理图及其波形仿真图（模块后封装名称：f_adder）（3）8位超前进位加法器原理图及其波形仿真图（模块后封装名称：adder8）（4）实验箱接线图3、实验三 利用原理图设计阵列乘法器。（1）4输入的加法器

11、原理图及其仿真波形（模块后封装名称：chengfa） （2）4*4阵列乘法器原理图及其仿真波形五：结论（讨论）1、 实验结论（1）了解了静态随机存储器的基本结构，并且能够利用实验箱完成其读写，深入理解了静态随机存储器 RAM工作特性及数据的读写方法。 （2）利用QuartusII 软件完成了超前进位加法器的设计，并将其下载到实验箱中，完成了其设计验证，理解了超前进位加法器的原理。（3）利用QuartusII 软件完成了4*4阵列乘法器的设计，并将其运行仿真、波形输出，了解了阵列乘法器的基本原理。2、讨论在实现功能时，原理图方法和Verilog语言方法常常需要使用。原理图方法，更加直观、更容易理解；而Verilog语言方法编写时更能体现简洁性、快捷性。这两种方法各有利弊，选择在适合的条件下合理使用，会大大利于实验操作进行。但是，无论选择哪种方法，对于实验原理的深刻理解都一直是实验成功的前提和基础。六、教师评审教师评语实验成绩 签名： 日期：