最新版高速电路板级SIPI与实践毕业设计.docx

1、最新版高速电路板级SIPI与实践毕业设计 本科毕业论文（设计） 题 目 高速电路板级SIPI与实践 专业名称 测控技术与仪器 一 论文正文1绪论 1 1.1 SI与PI基本原则 1 1.2 信号完整性分析、电源完整性分析简介 22 SI的仿真与设计 3 2.1 信号完整性分析定义与对象 3 2.2 信号完整性问题 4 2.3 SI的HyperLynx 仿真 133 PI仿真与设计 23 3.1 概述 23 3.2 电源系统的噪声来源与电容的退耦 24 3.3 PI的仿真分析 274总结与实例 32参考文献 34谢辞 35二 附录论文（设计）任务书 36论文（设计）结题报告 38论文（设计）成绩

2、评定及答辩评议表 40论文（设计）答辩过程记录 42高速电路板级SI、PI与实践摘要：随着PCB 设计越来越复杂，设计周期越来越短，信号完整性仿真分析正变得越来越重要。本文简介了信号完整性针对的基本问题，介绍了基于信号完整性仿真分析的高速PCB设计方法，并结合一个高速PCB 设计案例，通过Mentor Graphics公司电路系统仿真工具HyperLynx，对高速板级电路进行仿真。研究通过改变传输线参数、干扰源、地平面介质对串扰的影响。根据PCB厂家的制版参数匹配出阻抗线。仿真分析出层间结构、布局、布线规则和一些端接方案，完成仿真板级结果。关键词：信号完整性；信号完整性仿真 IBIS；串扰；传

3、输线；HyperLynx仿真 High-speed circuit board level SI、PI and practiceAbstract: with the PCB design more and more complex, the design cycle more and more short, signal integrity simulation analysis is becoming more and more important. In this paper are introduced the signal integrity in the basic problem,

4、 introduces the simulation analysis based on signal integrity of the PCB design method, and combining with a high speed PCB design case, through the Mentor Graphics company circuit system simulation tools-HyperLynx, for high-speed circuit board level simulation. Research by changing the parameters o

5、f the transmission line, interference sources, ground plane media on the influence of crosstalk. According to the PCB manufacturer plate parameters matching the impedance line. The simulation analysis between the layer structure, layout and wiring rules and some termination program, complete simulat

6、ion board level results.Key words:Signal Integrity（SI ）;SI Simulation;IBIS;Crosstalk;transmission lines;HyperLynx simulation 1绪论 11.1 SI与PI基本原则 11.2 信号完整性分析、电源完整性分析简介 22 SI的仿真与设计 32.1信号完整性分析定义与对象 32.2 信号完整性问题 42.3 SI的HyperLynx 仿真 133 PI仿真与设计 233.1 概述 233.2 电源系统的噪声来源与电容的退耦 243.3 PI的仿真分析 274总结与实例 32参考

7、文献 34谢辞 351绪论1.1 与基本原则 作为硬件设计我们必须了解的原则： 1 提高告诉产品设计效率的关键是：充分利用分析工具实现准确的性能预测：使用测量手段来验证设计过程，降低风险，提高设计工具的可信度。 2 将问题实质与表面现象剥离开的唯一可行的路径是采用经验法则，解析近似，数值仿真技术或者测量工具来获得数据，这是工程实践的本质要素。 3 任何一段互连线，不论线长或形状如何，也不论信号的上升时间如何，都是一个由信号路径和返回路径构成的传输线。一个信号在沿着互连线前进的每一步中，都会感受多发哦一个瞬态的阻抗。如果瞬态阻抗为常数，就像传输线具有均匀的横截面一样，则其信号质量将会获得奇迹般的

8、改善。 4 把“接地”这一术语忘掉，因为它所造成的问题比用它来解决的问题还要多。每一路信号都有返回路径。抓住“返回路径”，像对待信号路径一样去寻找并仔细处理返回路径，这样有助于培养解决问题的直觉能力。 5 当电压变化时电容上就有电流运动。对于信号的徒峭边，即使电路PCB板边缘和悬空导线之间的空隙形成的边缘线电容也可能拥有很低的阻抗。 6 电感和围绕电流周围的磁力线匝数有本质的联系。只要电流或者磁力线匝数发生改变，在导线的两端就会产生电压。这一电压导致了反射噪声、串扰、开关噪声、地弹、轨道塌陷以及EMI。 7 当流经接地回路电感上的电流变化时，在接地回路导线上产生的电压称为地弹。它是造成开关噪声

9、和EMI的内部机理。 8 以同频率的方波作为参照，信号带宽是指有效正弦波分量的最高频率值。模型的带宽是指在这个最高的正弦频率上，模型仍然能够用来准确的预测互联的实际性能。在使用模型进行分析时，一定不要让信号的带宽超过模型的带宽。 9 除了少数情况之外，信号完整性中的公式给出的是定义或者近似。在特别需要准确性的场合就不要使用近似。 10 有损传输线引起的问题就是上升边变差。由于趋肤深度和介质损耗，损耗会随着频率的升高而变化。如果损耗随着频率的升高而保持不变，那么上升时间就不会发生变化，这时的有损线只是增添了一些损耗而已。 11 影响研发速度并造成产品交货延迟，就是企业付出最昂贵的代价。1.2 信

10、号完整性分析、电源完整性分析简介 从PCB （Printed Circuit Board ）板级设计来看，随着 IC 芯片的更新换代，新的高速电平标准不断推出，需要在PCB 上传输的信号的沿速率越来越快，时序要求越来越高，噪声容限也越来越小， PCB 设计任务正变得越来越复杂。同时，产品的推陈出新却越来越快，市场留给PCB 设计人员的时间越来越少，往往需要PCB 设计一次成功。这就需要PCB 的信号完整性仿真分析，在生产以前准确预测PCB 的工作特性，确保一次成功。事实上，即使对于更为简单的设计，仿真也是一个明智的选择。因为工程设计往往是质量和成本的折衷，通过仿真可以确定最佳的折衷点，即在满足

11、一定设计要求的前提下，最大限度的降低成本。 实践证明，仿真的准确性能达到90% 以上，能够满足工程应用的要求。近年来随着电子系统朝着大规模、小体积、高速度的方向不断发展,基于传统的电路设计理论设计出来的电路越来越多的遇到了诸如信号完整性和电源完整性之类的问题,严重的甚至会导致系统无法工作。要适应当前电子系统的发展,光靠设计完成后的修修补补是远远不能解决问题的,而且成品后期解决问题耗费的成本,要数百倍于产品设计阶段解决问题的成本,必须从设计阶段就应用一整套的高速电路设计理论来指导电路板的设计。在这样的背景下,各种各样的高速电路设计理论应运而生。 高速电路首先要解决信号完整性问题。本文在理想的无损

12、传输线的基础上,利用传输线理论,分析研究高速印刷电路板走线的信号特性,发现影响信号完整性的原因并找出解决常用的几种解决方法及各方法的优缺点。其中特意介绍了一种格形图的方法对信号的波形进行推算,并将推算波形和仿真波形进行对比。基于实际的有损传输线,本文还进一步研究了高速信号的传输特性,分析了直流损耗、趋肤效应,并且研究了PCB布线中常用的蛇行线、直角走线的影响。数字电路系统中普遍存在着串扰,这种串扰也存在于芯片内部、封装,PCB板内、板间,连接器、线缆间等。通过对板级串扰产生的原因及串扰对传输时间和信号完整性的影响研究,可以找到两种终端匹配方法有效抑制串扰的影响。电源完整性是高速电路板级设计需要

13、注意的另一个方面,它可分为电源系统完整性、返回路径(通常是非理想的)和同步开关噪声三个密切相关的问题。本文依次分析了这三个问题,并给出了解决这三个问题的指导性意见。2 SI的仿真与设计2.1信号完整性分析定义与对象信号完整性（Signal Integrity）是指信号未受损伤的一种状态。它表明信号通过传输线后仍保持正确的功能特性，信号在电路中能以正确的时序和电压作出响应。由IC的时序可知如果信号在稳态时间（为了正确识别和处理数据，IC要求在时钟边缘前后输入数据保持不变的时间间段）内发生了较大的跳变，IC就可以误判或丢失部分数据。若数据具有良好的信号完整性，则电路具有正确的时序关系和信号幅度，数

14、据不会出现错误的捕获，这意味着接收端能够得到正确的数据。相反，若出现信号完整性故障，就会引起任意的信号跳变，使信号不能正常响应，导致系统工作异常，性能下降。如果你发现，以前低速时代积累的设计经验现在似乎都不灵了，同样的设计，以前没问题，可是现在却无法工作，那么恭喜你，你碰到了硬件设计中最核心的问题：信号完整性。早一天遇到，对你来说是好事。 在过去的低速时代，电平跳变时信号上升时间较长，通常几个 ns 。器件间的互连线不至于影响电路的功能，没必要关心信号完整性问题。但在今天的高速时代，随着IC 输出开关速度的提高，很多都在皮秒级，不管信号周期如何，几乎所有设计都遇到了信号完整性问题。另外，对低功

15、耗追求使得内核电压越来越低，1.2v 内核电压已经很常见了。因此系统能容忍的噪声余量越来越小，这也使得信号完整性问题更加突出。 广义上讲，信号完整性是指在电路设计中互连线引起的所有问题，它主要研究互连线的电气特性参数与数字信号的电压电流波形相互作用后，如何影响到产品性能的问题。主要表现在对时序的影响、信号振铃、信号反射、近端串扰、远端串扰、开关噪声、非单调性、地弹、电源反弹、衰减、容性负载、电磁辐射、电磁干扰等。信号总是从驱动端经过传输媒介到达接收端，所有传输媒介的电磁特性都将影响到接收端的接收到的信号。对于一个典型的数字信号网络，信号由芯片产生，经过芯片输出缓冲器（Buffer）、芯片封装，

16、由焊接点进入 PCB ，通过 PCB 走线、过孔，有时还要经过各种连接器、插槽、电缆等，最后到达接收端，通常是另一个芯片，再依次经过焊接点、封装，最后到达输入缓冲器。板级的信号完整性分析的对象就是这些传输媒介（通常称为互连线）对信号的影响。通过对互连线各组成部分建模，提取必要的参数，计算出接收端得到的信号波形，并对结果进行分析，这就是信号完整性分析。2.2 信号完整性问题 传输线效应：在工作频率较低情况下，当信号的上升时间和下降时间较长时，PCB上的导线可以认为是具有一定数量延时的理想导体，则该输出导线上的任意位置在同一时刻都可以得到相同的波形。在工作频率较高的情况下，PCB上的每一段导线都已

17、经由理想的导线转变为复杂的导线。下面通过如图所示的理想传输线模型来具体分析信号反射问题，图中长度为L的理想传输线被内阻为R0的数字信号驱动源Vs驱动，传输线的特性阻抗为Zo，负载阻抗为Zl。 图1 理想传输线模型当负载阻抗与传输线阻抗不匹配时，负载端（B点）会反射一部分信号回原端A，反射电压的幅值由负载反射系数l决定。当R0=Z0=RL时，传输线上不会发生任何反射，传输线无直流损耗，这种情况被称为临界阻尼，即负载完全吸收到达的能量。如果负载阻抗大于传输线的特征阻抗，发射波极性为正，那么负载端多余的能量就会被反射回原端，这种情况称为欠阻尼。如果负载阻抗小于传输线的特征阻抗，反射波极性为负了，负载

18、试图消耗比原端提供的能量更多的能量，它通过反射来通知原端输出更多的能量，这种情况称为过阻尼。欠阻尼和过阻尼都会引起反向传播的波形，但是我们从系统设计的情况看，临界阻尼一般很难满足，因为选择轻微的过阻尼当原端和接收端的阻抗不匹配时，信号就会在接收端和发射端之间进行反射。表现形式:一般来说，传输线效应的表现形式有：反射，过冲，下冲，振铃，和延时，时序错误、串扰，同步开关噪声，电磁干扰以及地弹。设计人员只有了解了传输线效应产生的原因，才能够在实际的设计中采取有效的措施，从而避免上述情况的发生。 阻抗匹配:阻抗控制和终端匹配时高速电路设计中基本问题，通常每个电路设计中射频部分被认为是最重要的，然而一些

19、比射频更高频率的数字电路设计反而忽视了阻抗和终端匹配。由阻抗不匹配引起的问题可以通过终端电阻降到最小。终端电阻尝试在靠近接收端的信号线上放置一到两个分立器件，简单的做法就是串接小的电阻，终端电阻限制了信号上升的时间及吸收的部分反射的能量，值得注意的是利用阻抗匹配并不能完全消除破坏性因素。然而认真选用合用的器件终端阻抗可以很有效的控制信号的完整性。(1)串联/源端接:串联源端接成本低，增加了延时，功耗小，很好的DC噪声极限，一般大于取15-75欧姆中的一个值。(2)并联端接:成本低，延时小，但是功耗高，是一个不得不考虑的问题。(3)RC端接:成本一般，延时小，功耗还行但阻碍带宽同时增加了容性，(

20、4)戴维南端接:本端接使逻辑高与逻辑低和目标负载相符。对COMS需要高功率，所以功耗比较高。(5)二极管端接:本端接除了电阻被二极管代替，以降低功耗外与戴维南端接方法类似，不一样的是二极管不会影响线性阻抗。选择肖特基二极管和高速开关二极管是比较好的选择。它限制了过冲，但却陷入了二极管振铃的深渊。4 板层设计与阻抗线分析根据电路板材料的介电常数和所需要的层次设计以及电源地平面的铺设来分析仿真出各信号层信号线在所需阻抗下的线宽。本设计使用了Polar Instruments公司的SI6000QuickSolver，仿真出所需的线宽。还需注意带状线，微带线的相应要求。差分走线的阻抗与耦合程度也是求阻

21、抗线时要考虑的因素，优点是当传输信号通过噪声环境时，可以减少信号噪声，提高系统的EMI特性；当需要传输的信号为低电压时，因为传输线损可能让接受端无法接受到正确有效的信号，这时用差分线可以解决；也可以防止地弹。这款软件处理这些因素都相当好。下图用POLAR SI6000软件进行线宽2.8M阻抗结果为五十欧姆（线厚0.035MM，介电常数4.6，板厚1.6MM）。图2 仿真图3单端阻抗图4 差分线及阻抗信号的反射、串扰耦合和EMI的分析如下：（1）反射对于数字信号的方波而言，含有丰富的高频谐波分量，边沿越陡峭，高频成分越多。而pcb上的走线对于高频信号而言相当于传输线，信号在传输线中传播时，如果遇

22、到特性阻抗不连续，就会发生反射。反射可能发生在传输线的末端，拐角，过孔，元件引脚，线宽变化，T 型引线等处。总之，无论什么原因引起了传输线的阻抗发生突变，就会有部分信号沿传输线反射回源端。 反射形成机理很复杂，这包含了很多电磁领域的复杂的知识，本文不准备深入讨论，如果你真的很想知道，可以给我留言，我专门讲解。 工程中重要的是反射量的大小。表征这一现象的最好的量化方法就是使用反射系数。反射系数是指反射信号与入射信号幅值之比，其大小为：(Z2 - Z1)/ (Z2+Z1)。Z1是第一个区域的特性阻抗，Z2是第二个区域的特性阻抗。当信号从第一个区域传输到第二个区域时，交界处发生阻抗突变，因而形成反射

23、。举个例子看看反射能有多大，假设Z1=50 欧姆，Z2=75 欧姆，根据公式得到反射系数为：（75- 50）/（75+50 ）=20%。如果入射信号幅度是 3.3v ，反射电压达到了 3.3*20%=0.66v。对于数字信号而言，这是一个很大的值。你必须非常注意他的影响。 实际电路板上的反射可能非常复杂，反射回来的信号还会再次反射回去，方向与发射信号相同，到达阻抗突变处又再次反射回源端，从而形成多次反射，一般的资料上都用反弹图来表示。多次的反弹是导致信号振铃的根本原因，相当于在信号上叠加了一个噪声。为了电路板能正确工作，你必须想办法控制这个噪声的大小，噪声预算是设计高性能电路板的一个非常重要的

24、步骤。在进行PCB 布线时，经常会发生这样的情况：走线通过某一区域时，由于该区域布线空间有限，不得不使用更细的线条，通过这一区域后，线条再恢复原来的宽度。走线宽度变化会引起阻抗变化，因此发生反射，对信号产生影响。那么什么情况下可以忽略这一影响，又在什么情况下我们必须考虑它的影响？ 有三个因素和这一影响有关：阻抗变化的大小、信号上升时间、窄线条上信号的时延。 首先讨论阻抗变化的大小。很多电路的设计要求反射噪声小于电压摆幅的 5%（这和信号上的噪声预算有关），根据反射系数公式： 可以计算出阻抗大致的变化率要求为：。电路板上阻抗的典型指标为+/-10%，根本原因就在这。 如果阻抗变化只发生一次，例如

25、线宽从 8mil变到6mil 后，一直保持 6mil 宽度这种情况，要达到突变处信号反射噪声不超过电压摆幅的 5%这一噪声预算要求，阻抗变化必须小于10%。这有时很难做到，以 FR4板材上微带线的情况为例，我们计算一下。如果线宽 8mil，线条和参考平面之间的厚度为 4mil ，特性阻抗为46.5欧姆。线宽变化到 6mil 后特性阻抗变成 54.2 欧姆，阻抗变化率达到了 20%。反射信号的幅度必然超标。至于对信号造成多大影响，还和信号上升时间和驱动端到反射点处信号的时延有关。但至少这是一个潜在的问题点。幸运的是这时可以通过阻抗匹配端接解决问题。 如果阻抗变化发生两次，例如线宽从 8mil变到

26、 6mil后，拉出 2cm 后又变回 8mil。那么在 2cm 长6mil宽线条的两个端点处都会发生反射，一次是阻抗变大，发生正反射，接着阻抗变小，发生负反射。如果两次反射间隔时间足够短，两次反射就有可能相互抵消，从而减小影响。假设传输信号为 1V，第一次正反射有0.2V被反射，1.2V 继续向前传输，第二次反射有 -0.2*1.2 = 0.24v 被反射回。再假设 6mil 线长度极短，两次反射几乎同时发生，那么总的反射电压只有 0.04V，小于5%这一噪声预算要求。因此，这种反射是否影响信号，有多大影响，和阻抗变化处的时延以及信号上升时间有关。研究及实验表明，只要阻抗变化处的时延小于信号上

27、升时间的 20%，反射信号就不会造成问题。如果信号上升时间为 1ns，那么阻抗变化处的时延小于 0.2ns 对应1.2 英寸，反射就不会产生问题。也就是说，对于本例情况，6mil宽走线的长度只要小于3cm 就不会有问题。 当PCB 走线线宽发生变化时，要根据实际情况仔细分析，是否造成影响。需要关注的参数有三个：阻抗变化有多大、信号上升时间是多少、线宽变化的颈状部分有多长。根据上面的方法大致估算一下，适当留出一定的余量。如果可能的话，尽量让减小颈状部分长度。 需要指出的是，实际的 PCB 加工中，参数不可能像理论中那样精确，理论能对我们的设计提供指导，但不能照搬照抄，不能教条，毕竟这是一门实践的

28、科学。估算出的值要根据实际情况做适当的修订，再应用到设计中。如果感觉经验不足，那就先保守点，然后在根据制造成本适当调整。（2）串扰耦合在高速电路中信号的频率的变高、边沿变陡、电路板的尺寸变小、布线的密度变大，这些因素使得在高速数字电路的设计中，信号完整性问题越来越突出，其 已经成为高速电路设计工程师不可避免的问题。串扰是指有害信号从一个网络转移到另一个网络，它是信号完整性问题中一个重要问题，在数字设计中普遍存在，有 可能出现在芯片、PCB板、连接器、芯片封装和连接器电缆等器件上。如果串扰超过一定的限度就会引起电路的误触发，导致系统无法正常工作。因此了解串扰问 题产生的机理并掌握解决串扰的设计方

29、法，对于工程师来说是相当重要的。1 串扰问题产生的机理串扰是信号在传输线上传播时，由于电磁耦合而在相邻的传输线上产生不期望的电压或电流噪声干扰，信号线的边缘场效应是导致串扰产生的根本原因。 为了便于分析，下面介绍几个有关的概念。如图1所示，假设位于A点的驱动器是干扰源，而位于D点的接受器为被干扰对象，那么驱动器A所在的传输线被称之为 干扰源网络或侵害网络(Agreessor)，相应的接收器D所在的传输线网络被称之为静态网络或受害网络。静态网络靠近干扰源一端的串扰称为近端串扰 (也称后向串扰)，而远离干扰源一端的串扰称为远端串扰(或称前向串扰)。由于产生的原因不同将串扰可分为容性耦合串扰和感性耦

30、合串扰两类。图5 两条传输线的耦合容性耦合机制当干扰线上有信号传输时，由于信号边沿电压的变化，在信号边沿附近的区域，干扰线上的分布电容会感应出时变的电场，而受害线处于这个电场里面， 所以变化的电场会在受害线上产生感应电流。可以把信号的边沿看成是沿干扰线移动的电流源，在它移动的过程中，通过电容耦合不断地在受害线上产生电流噪声。 由于在受害线上每个方向的阻抗都是相同的，所以50的容性耦合电流流向近端而另5096则传向远端。此外，容性耦合电流的流向都是从信号路径到返回路 径的，所以向近端和远端传播的耦合电流都是正向的。对于近端容性耦合串扰，随着驱动器输出信号出现上升沿脉冲，流向近端的电流将从零开始迅

31、速增加，当边沿 输入了一个饱和长度以后，近端电流将达到一个固定值。另外，流向近端的耦合电流将以恒定的速度源源不断地流向近端，当上升沿到达干扰线的接收端，此上升沿 会被接受吸收，不再产生耦合电流信号，但是受害线上还有后向电流流向受害线的近端，所以近端的耦合电流将持续两倍的传输延迟。对于远端容性耦合串扰，由于信号的边沿可看成是移动的电流源，它将在边沿的附近区域产生经互容流进受害线的耦合电流，而产生的耦合电流将有 50与干扰线上的信号同向而且速度相同地流人远端，因此随着干扰线上信号的传输，在受害线上将不断地产生的前向耦合电流而且和已经存在的前向耦合电流不 断地叠加，并一同传向远端。由于串扰只在信号的

32、边沿附近区域产生，流向远端的耦合电流的持续时间等于信号的跃变时间。具体的容性耦合如图6所示。 图6 前向传播和后向传播的互容耦合感性耦合机制当信号在于扰线上传播时，由于信号电流的变化，在信号跃变的附近区域，通过分布电感的作用将产生时变的磁场，变化的磁场在受害线上将感应出噪声 电压，进而形成感性的耦合电流，并分别向近端和远端传播。与容性耦合电流不一样的是，感性耦合电流的方向与干扰线上信号传播的方向是反向的，向近端传输 时，电流回路是从信号路径到返回路径，而向远端传输时，电流回路则是从返回路径到信号路径。对于近端感性耦合串扰，其特征与近端容性耦合串扰非常相似，也是从零开始迅速增加，当传输长度大于等于饱和长度以后，将稳定在一个固定值，持续时间是两倍的传输延迟。因为流向近端的感性耦合电流与容性耦合电流同向，所以两者将叠加在一起。对于远端感性耦合串扰，感性耦合噪声与干扰线上信号边沿的传播速度相