简易数字信号传输性能分析仪.docx

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简易数字信号传输性能分析仪

摘要

本系统针对题目要求的设计指标，以XilinxSpartan 3E为处理核心。

基础部分由FPGA产生信号和伪随机码，前级采用滤波网络、程控增益、实现信号产生和噪声叠加以模拟传输信道，经过FPGA处 理后，通过示波器外部触发功能实现眼图显示。

提高部分采用前级滤波器改善信号质量，经过高速A/D采样后进入FPGA，从曼彻斯特码中提取出同步时钟，并通过负反馈进行相位锁定，将眼图呈现在示波器上。

经测试整套系统各项指标与仿真结果接近，完成了基础与提高部分的各项指标。

目录

摘要1

目录2

1总体方案设计3

1.1核心处理器选择3

1.2低通滤波器论证3

1.3噪声产生方案3

1.4信号调理以及信噪叠加方案3

2系统理论分析与计算4

2.1低通滤波器的设计4

2.2m序列数字信号4

2.3同步信号的提取4

2.4眼图显示方法5

3电路与程序设计5

3.1系统总体框图5

3.2数字信号及噪声产生电路6

3.3低通滤波电路6

3.3信号调理和信噪叠加电路7

3.3.1衰减网络7

3.3.3程控增益放大器7

3.3.4固定增益放大器7

3.3.5加法器电路8

3.4数字信号处理系统8

3.5电源部分9

4测试方案与测试结果9

4.1测试仪器9

4.2测试结果及分析9

附录10

附录1AD9224应用电路10

附录2电源模块10

简易数字信号传输性能分析仪（E题）

【本科组】

1总体方案设计

根据题目的要求，模拟电路部分要求对数字信号进行模拟滤波、叠加信号与噪声、调理信号来满足题目的指标以及各级信号处理系统对输入信号的要求；数字电路部分的难点在于不给出时钟信号的情况下，从接收信号中提取同步信号，并在不断降低信噪比的条件下仍然能够提取出时钟信号。

本系统主要由数字信号噪声发生模块、低通滤波器模块、信号调理和信噪叠加模块、数字信号处理模块以及电源模块组成，下面分别论证这主要模块的选择。

1.1核心处理器选择

方案一：

ARM处理器。

由ARM处理器来产生数字信号和伪随机信号，并且程控信号调理电路，完成对AD转换器的控制、数据的处理以及波形的复现等功能。

方案二：

FPGA。

由FPGA来产生数字信号以及噪声、并控制AD完成对信号的采集和处理，并在示波器将波形画出来。

方案一的优势在于ARM处理器速度快、精度高，系统精练并且接口简单，而且因为采用C语言编程使其更易于操作。

但是ARM处理器串行工作，在高速信号处理方面稍显不足。

相比之下FPGA在数字信号处理方面有着强大的优势，丰富的接口、高速且并行的工作模式使得以它为主要处理器的系统有着良好的可靠性，用其进行数字信号与随机信号的产生、产生信号时钟，更易于实现系统的指标。

综上所述，我们选择FPGA作为我们的核心处理器。

1.2低通滤波器论证

按照题目要求，低通滤波器采用有源滤波器和无源滤波器结合的方式来实现。

无源LC滤波器的优势之处在于：

电路设计比较简单，并且不需要额外的电源供电。

但是无源滤波器会使信号产生衰减。

而采用集成运放搭建的有源滤波器则比较灵活，但设计起来比较复杂。

因此我们采用二者结合的方式来完成该模块。

对于无源LC滤波器，其后再连接一级固定增益为2的放大器，以实现后级电路对信号的统一处理。

1.3噪声产生方案

方案一：

利用FPGA控制I/O口输出10M的伪随机信号，先经过衰减网络，再利用放大器来实现幅度的可调。

方案二：

使用FPGA来驱动D/A产生噪声，通过控制D/A的输出来实现幅度可调。

由于FPGA端口只能输出+3.3v电压，因而需经过精确的33倍衰减才能达到峰-峰值100mV的要求，但在高频信号时经电阻网络衰减的信号质量将变差。

并且发挥部分需实现50倍放大，频带需要达到10M，对运放的性能要求很高；而方案二利用FPGA控制D/A产生所需电压，通过程序控制D/A的输出来实现噪声幅度的调节，采用高速D/A在高频情况下信号质量可以保证。

综合上述比较，选择方案二来做为噪声产生方案。

1.4信号调理以及信噪叠加方案

方案1：

首先经过低通滤波器，然后再将信号放大并与噪声直接相叠加；

方案2：

经低通滤波器后，将信号衰减再经后级电路将信号调理到合适的范围，再与经过同样倍数衰减的噪声进行叠加。

方案一虽然直接，但是根据题意，要求滤波器通带范围内增益必须实现0.2~4.0可调。

当放大倍数为4.0时，信号的幅度将达到13.2V，这将给信噪叠加带来极大的困难；方案二可将信号控制在一个较小的范围，可直接采用高性能集成运放来实现信号与噪声相加，并且便于后级A/D采样。

从电路实现的便利性来考虑，我们选择方案二。

2系统理论分析与计算

2.1低通滤波器的设计

本题中要求设计三个低通滤波器，并达到在通带外以至少-40dB/十倍频的速率衰减的指标。

无源滤波器采用巴特沃斯滤波器。

巴特沃斯滤波器的输出幅度随着频率增高单调减小，具有最平坦的通带幅频特性，故又称最大平坦型。

但一阶巴特沃斯滤波器在通带外衰减速率只有-20dB/十倍频，所以至少需要两阶才能满足题目的要求。

为了完全达到题目的指标并考虑到元件参数所存在的误差，将阶数设置为五阶。

利用通用集成运放OPA690来搭建有源滤波器，因有源滤波器相当灵活且性能较好，因而设计成三阶有源滤波器。

2.2m序列数字信号

伪随机信号既有着随机信号所具有的良好的相关性，又有随机信号所不具备的规律性。

因而伪随机信号既易于从干扰信号中被识别和分离出来，又可以方便地产生和重复并且其相关函数接近白噪声的相关函数。

它的可确定性、可重复性使得其具有优异的抗干扰性能。

m序列是最长线性反馈移位寄存器序列的简称，是伪随机序列中最重要的一类。

其易于实现，具有优良的自相关和互相关特性。

利用反馈移位寄存器通过加法器来实现m序列的产生。

其原理图如下：

图2.1移位寄存器实现m序列的产生

2.3同步信号的提取

本题目分别要求在有时钟信号和没有时钟信号的情况下，分别从夹杂有噪声的信号中提取出同步时钟。

在数字系统中实现同步时具体可分为外同步法和自同步法。

在外同步法中，接收端的同步信号事先由发送端送来，而不是自己产生，也不是从信号中提取出来的即在发送数据之前，发送端先向接收端发出一串同步时钟脉冲，接收端按照这一时钟脉冲频率和时序锁定接收端的接收频率，以便在接收数据的过程中始终与发送端保持同步。

自同步法是指能从数据信号波形中提取同步信号的方法。

自同步法也就是通过编码令数据信号波形的功率谱中包含表达定时分量的线谱的方式达到的。

题目中要求分别实现外同步和自同步的时钟信号的提取。

题目中所应用的曼彻斯特编码便是一种典型使自同步法保持位同步的线路码型。

图2.2曼彻斯特编码图解

2.4眼图显示方法

眼图是在同步状态下，各个周期的随机信号波形重叠在一起所构成的动态波形图，其形状类似一个眼睛故名眼图，它是用于观察是否存在码间干扰的最简单直观的方法。

实际上眼图就是随机信号在反复扫描的过程中叠加在一起的综合反应。

眼图的垂直张开度表示系统的抗噪声能力。

本系统中在有时钟信号时，将时钟信号输入示波器的外部输入通道，利用示波器的外触发模式便可以将眼图稳定地显示在示波器上；而在没有时钟信号时，则需要通过数字信号处理系统根据曼彻斯特编码的特点，分析并提取同步时钟，然后在示波器上显示波形。

3电路与程序设计

3.1系统总体框图

本系统中以Xilinx公司的Spatan3作为数据处理和控制核心，将设计任务划分为信号和噪声产生、低通滤波、信号调理与信噪叠加、数字信号处理、波形显示和供电等功能模块。

系统的总体框图如下：

图3.1系统总体框图

3.2数字信号及噪声产生电路

m序列数字信号以及曼彻斯特编码均由FPGA产生；伪随机信号的产生电路则由FPGA控制DA产生幅值可以调整的噪声信号。

m序列发生器的设计和实现方法很多，即可以用硬件（反馈移位寄存器）通过加法器产生，也可以由软件生成。

本系统中，采用硬件实现方法，根据题目所给的m序列的特征方程：

和

可知所得分别为8阶和12阶移位寄存器的本征多项式。

曼彻斯特编码通过纯软件编程实现。

其编码实现过程是：

设传输速率为f，传输的周期为T=1/f，前一电平为B（B=0或1），如果要发送信号“1”，则先发送T/2长度的~B电平信号，然后发T/2长度的B电平信号，B的值不变；如果要发送信号0，则发送T长度的~B电平信号,B的值取反。

噪声则利用FPGA控制D/A转换芯片CA3338来生成。

CA3338是一款8位电压输出型数模转换器，在+5V电压供电时，其输出电压范围是0~5V。

其应用电路如下：

图3.2CA3338应用电路

3.3低通滤波电路

题目所要求的三个低通滤波器，分别采用有源和无源滤波器来实现。

运用Multism11仿真软件进行仿真，得到的电路图如下：

图3.3截止频率为500KHz的无源低通滤波器图3.3截止频率为100KHz的有源低通滤波器

3.3信号调理和信噪叠加电路

该部分电路主要由衰减网络、程控放大器、固定增益放大器以及加法器组成。

整体框图如下：

图3.4信号调理和信噪叠加系统框图

3.3.1衰减网络

利用电阻分压原理，设计T型电阻衰减网络，以实现信号的1/20和1/4衰减。

图3.51/20衰减网络图3.61/4衰减网络

3.3.3程控增益放大器

程控放大器部分采用AD603，它是一个高频带、低噪声、高增益精度的压控芯片。

如果增益用分贝表示，则增益与控制电压成线性关系，压摆率为275V/μs。

参考数据手册上的第二种典型接法即带宽90MHz，增益在-10dB~30dB可调，可得应用电路（如下图）。

由于AD603的输入阻抗只有100Ω，因此需要在前级加BUF634来做缓冲级。

图3.7程控增益放大器

3.3.4固定增益放大器

固定增益放大器要求对最高频率为10M的信号进行放大，并且放大输出的信号辐值比较大。

综合考虑以上两个条件，选拔LM318来做固定增益放大器。

它的小信号增益带宽积为15MHz，在双电源供电的情况下最高可达

20V。

图3.8固定增益放大器

3.3.5加法器电路

为了实现信号与噪声的叠加，采用集成运放OPA690搭建同相加法器。

OPA690的单位增益带宽积为500MHz，采用

5V电压供电，压摆率为1800V/us，可以满足信号叠加的需要。

图3.9信号与噪声叠加电路

3.4数字信号处理系统

图3.10数字信号处理系统框图

夹杂着噪声的信号首先经过一个低通滤波器，考虑到前级信号有效频率最高为500KHz，因此低通滤波器的截止频率也相应设置为500KHz。

然后信号进入A/D采样芯片AD9224，设置其采样率为25M（AD9224应用电路见附录1）。

在FPGA内部触发模式下，并根据曼彻斯特编码的特点，对接收到的信号的电平及周期进行判断，得到以T/2为电平长度的二进制序列，对每两位进行异或操作即可得到实际的二进制数据并提取出时钟信号。

将其输出到同步信号合成器中，用内触发方式所产生的相位来与提取的时钟信号进行匹配。

因发射信号以10Kbps步进，因而可以用最近的速率进行匹配，通过相位鉴定模块与原始信号进行相位误差分析并反馈，最终达到输出信号的频率与输入信号的频率相等即输出与输入电压保持固定的相位差值，从而可以在示波器上呈现稳定的图形。

3.5电源部分

电源由变压部分、整流滤波部分、稳压部分组成，为整个系统提供

5V、

7.5V、

12V的电压，确保电路的正常稳定工作。

将市电经过变压器降压后，经过整流滤波，减小波动，再利用LM317和LM337来完成稳压功能。

电路图见附录2。

4测试方案与测试结果

4.1测试仪器

1）AFG310型函数波形发生器

2）ZN1061A标准信号发生器

3）TektronixTDS1002型60MHz数字示波器

4.2测试结果及分析

1）100KHz有源滤波器测试结果

测试条件：

在输入峰-峰值为2V的情况下，用信号源输出不同频率的正弦波，用示波器来观测输出信号的幅值。

表1.1100KHz滤波器的测试结果

依据测试结果可得出截止频率为105KHz。

通带外衰减速率为-58.2dB/十倍频。

注：

#表示数据无法准确测量出

2）200KHz有源滤波器测试结果

测试条件：

在输入峰-峰值为2V的情况下，用信号源输出不同频率的正弦波，用示波器来观测输出信号的幅值。

表1.2200KHz滤波器的测试结果

依据测试结果可得出截止频率为185KHz。

通带外衰减速率为-57.4dB/十倍频。

3）500KHz无源滤波器测试结果

测试条件：

在输入峰-峰值为2V的情况下，用信号源输出不同频率的正弦波，用示波器来观测输出信号的幅值。

表1.3500KHz滤波器的测试结果

依据测试结果可得出截止频率为510KHz。

通带外衰减速率为-62dB/十倍频。

综合上述结果，可以得出：

所设计的滤波器均满足题目所要求的截止频率，并且在通带外衰减速率均大于-40/十倍频。

附录

附录1AD9224应用电路

附录2电源模块