EDA实习报告.docx
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EDA实习报告
引 言
（1）EDA简介
（2）EDA的设计流程
第一章 实训目的
第二章实训内容
一、EDA开发软件Max+plusII或QuartusII
1.1基本原理
1.2条件要求
1.3主要内容
1.4实践步骤与结果分析
（一）设计原理图或VHDL源程序
1）原理图
2）VHDL源程序
（二）器件及管脚逻分配图
1）调试编译与仿真波形
2）时序分析图
1.5项目一的结论
二、4位全加器设计
2.1基本原理
2.2条件要求
2.3主要内容
2.4方案及实现方法
2.5实践步骤与结果分析
（一）设计1位全加器
1）1位全加器原理图
2）1位全加器仿真波形
（二）四位全加器设计
1）四位全加器原理图
2）器件及管脚逻分配图
3）调试编译与仿真波形
4）时序分析图
（三）项目二的结论
三、8线-3线优先编码器
3.1基本原理
1、管脚
2、真值表
3.2条件要求
3.3主要内容
3.4方案及实现方法
3.5实践步骤与结果分析
（一）原理图与VHDL程序
1）3-8译码器的原理图
2）VHDL程序
（二）器件及管脚逻分配图
（三）调试编译与仿真波形
1、调试编译
2、仿真波形
（四）时序分析图
（五）项目三的结论
四、10进制计数器设计
4.1基本原理
1、管脚
2、真值表
4.2条件要求
4.3主要内容
4.4方案及实现方法
4.5实践步骤与结果分析
（一）原理图与VHDL程序
1）10进制计数器
2）VHDL程序
（二）器件及管脚逻分配图
（三）调试编译与仿真波形
1、调试编译
2、仿真波形
（四）时序分析图
（五）项目四的结论
五、8位循环移位寄存器
5.1基本原理
1、管脚
2、真值表
5.2条件要求
5.3主要内容
5.4方案及实现方法
5.5实践步骤与结果分析
（一）原理图与VHDL程序
1）8位循环移位寄存器
2）VHDL程序
（二）器件及管脚逻分配图
（三）调试编译与仿真波形
1、调试编译
2、仿真波形
（四）时序分析图
（五）项目三的结论
第三章结 论
引 言
（1）EDA简介
电子技术的迅猛发展，高新技术日新月异。
传统的电子技术设计方法，以不能帮助我们更好的、高效的完成设计任务。
所以我们需要更好的工具来帮助我们完成设计任务。
EDA技术是指以计算机为工作平台，融合应用电子技术、计算机技术、信息处理及智能化技术，进行电子产品自动化设计的一门新技术。
EDA技术作为现代电子设计技术的核心，依赖于计算机，在EDA工具软件平台上，对以硬件描述语言为逻辑描述手段完成设计文件，自动地完成逻辑编译、逻辑化简、逻辑综合、布局布线，以及逻辑优化与仿真测试，直至实现既定的电子电路的功能。
在硬件方面，EDA技术融合了大规模集成电路制造技术、集成电路板图设计技术、可编程器件编程技术、自动测试技术等；在计算机辅助工程方面融合了计算机辅助设计、计算机辅助制造、计算机辅助测试、计算机辅助分析、计算机辅助工程技术以及多种计算机语言的设计概念；在现代电子学方面容纳了诸如计算机设计技术、电子线路设计理论、数字信息处理技术、数字系统建模与优化技术以及基于微波技术的长线技术理论。
可以说，EDA技术打破了软件设计与硬件设计间的壁垒，是一门综合性学科，一种多方位技能技术。
它将设计效率与产品性能合二为一，代表了电子设计技术与电子应用技术的发展方向 。
（2）EDA的设计流程
◆ 编辑输入
1）文本输入。
在EDA工具软件的文本编辑见面上，输入用某种硬件语言表 述的电路设计文本。
2）原理图输入。
在EDA工具软件的图形编辑界面上，绘制能完成预定功能的电路原理图。
3）状态图输入。
依据电路的控制条件与状态转换的因果关系，在EDA工具软件的状态图编辑界面上绘制时序电路的状态流程图。
◆波形图输入
在EDA工具软件的波形图编辑界面上，绘制电路输入输出信号间的波形关系，然后由EDA编译器据此完成电路设计。
◆ 综合
综合是将由硬件描述语言表述的电路行为表述转换为低级的、与可编程逻辑器件基本结构相映射的网表文件或电路连接图。
◆ 适配
适配是为了将综合器产生的网表文件装配于指定的目标器中，而产生最终的编程文件。
◆功能仿真与时序仿真
1）功能仿真是指针对文本设计、原理图设计及其它设计方法的逻辑功能进
2）行测试模拟，以便了解所设计电路实现的功能是否符合要求。
3）时序仿真的结果接近真实器件的运行特性。
◆ 编程下载
把适配后生成的编程文件通过编程器或编程电缆载入目标可编程逻辑器件，以便进行硬件验证。
◆硬件测试
对含有载入了编程文件的可编程逻辑器件的硬件系统进行统一的测试。
第一章 实训目的
1）掌握MAX+PLUSⅡ或QuartusII的安装与使用方法，EDA的开发流程及相关分析综合方法。
2）复习加法器的原理，掌握加法器的设计实现方法，设计实现数字系统设计中常用的4位全加器，在此基础上进一步熟悉MAX+PLUSⅡ或QuartusII软件的使用方法，熟练掌握EDA的图形编程方法、开发流程、以及组合逻辑电路的设计、分析、综合、仿真方法。
3）复习编码器的原理，掌握编码器的设计实现方法，设计实现数字系统设计中常用的8线-3线优先编码器，逐步学会熟练运用MAX+PLUSⅡ或QuartusII软件，熟悉EDA的VHDL程序设计方法、学习掌握组合逻辑电路的VHDL描述方法，进一步掌握应用EDA常用工具进行组合逻辑电路的设计、分析、综合、仿真等的技巧。
4）复习计数器的原理，掌握计数器的设计实现方法，设计实现数字系统设计中常用的10进制计数器，逐步学会熟练运用MAX+PLUSⅡ或QuartusII软件，熟悉EDA的VHDL程序设计方法、学会使用信号升沿、降沿、VHDL的敏感量表等内容，掌握时序逻辑电路的VHDL描述方法，步掌握应用EDA常用工具软件进行时序逻辑电路的设计、分析、综合、仿真等的方法与技巧。
5）复习循环移位寄存器的原理与功能，学习掌握循环移位寄存器的设计实现方法，设计实现数字系统设计中常用的8位循环移位寄存器，逐步学会熟练运用MAX+PLUSⅡ或QuartusII软件，熟悉EDA的VHDL程序设计方法、学会使用信号升沿、降沿、VHDL的敏感量表等内容，掌握时序逻辑电路的VHDL描述方法，掌握应用EDA常用工具软件进行时序逻辑电路的设计、分析、综合、仿真等的方法与技巧。
6）初步掌握VHDL语言与原理图的设计输入，编译，仿真与调试过程，理解VHDL语言的基本特点包括结构、语法、数据类型等。
第二章实训内容
一、EDA开发软件Max+plusII或QuartusII
1.1基本原理
根据EDA的设计流程：
设计输入→编译→器件选择→管脚分配→设计仿真→时序分析→编程下载，在熟悉EDA开发软件Max＋plusII或QuartusII界面操作基础上，使用软件提供的编辑、编译、仿真等工具，分析所设计的系统。
1.2条件要求
1）计算机及操作系统
2）MAX+PlusII或QuartusII软件
3）编程电缆（可选）
1.3主要内容
1.设计输入方法，包括图形输入、文本输入等
2.设计编译
3.器件选择及管脚分配
4.设计仿真
5.时序分析
6.编程下载
1.4实践步骤与结果分析
（一）设计原理图或VHDL源程序
1）原理图
我设计了一个半加器，A与B是输入端，C是进位输出，D是加法输出
以上为采用图形输入法完成的一个二输入半加器电路
2）VHDL源程序
O<=AXORB；//A与B异或
C<=AANDB；//A与B相与
（二）器件及管脚逻分配图
与门的两个输入A与B分配给管脚3与2，输出C分配给管脚44，输出O分配给管脚43，所选器件为EPM3032ALC44-4。
（三）调试编译与仿真波形
1）调试编译
编译结果正确，无错误，但是有一个警告。
2）仿真波形
此处，我设计A输入信号为100ns/每格的时钟脉冲，B输入信号为300ns/每格的时钟脉冲。
仿真波形如下图所示：
从仿真波形可以看出，输入输出结果满足表达式O=A XOR B、C=A AND B，亦即所设计电路功能达到设计要求。
（四）时序分析图
此处，我进行ClassicTimingAnalyzer时序分析，可以得到A、B、C、D四个波形的信号到达时间都是3.5ns，所以仿真波形图上不存在毛刺，很完美。
1.5项目一的结论
我掌握了MAX+PLUSⅡ或QuartusII的安装与使用方法，EDA的开发流程及相关分析综合方法，在此基础上进一步熟悉MAX+PLUSⅡ或QuartusII软件的使用方法，熟练掌握EDA的图形编程方法、开发流程、以及组合逻辑电路的设计、分析、综合、仿真方法。
同时复习加法器的原理，掌握加法器的设计实现方法，我完成的主要工作是设计了数字系统设计中常用的一个半加器。
A与B是半加器输入，C是半加器的进位输出，D是Ａ加Ｂ的结果输出，并且利用波形仿真验证ＶＨＤＬ程序与原理图的正确性。
得出的结论是根据波形图结果，波形符合逻辑关系，无毛刺，十分完美地实现二输入半加器。
二、4位全加器设计
2.1基本原理
4位全加器的管脚如下图所示：
其中CIN表示输入进位位，COUT表示输出进位位，输入A与B分别表示加数与被加数。
输出SUM＝A＋B＋CIN，当SUM大于255时，COUT置‘1’。
4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。
其中，其中C1表示输入进位位，C0表示输出进位位，输入A与B分别表示加数与被加数。
S为输出与，其功能可用布尔代数式表示为：
S=A+B+C1
首先根据一位全加器的布尔代数式应用基本逻辑门设计一位全加器，而后仿真验证一位全加器设计，准确无误后生成元件，供4位全加器设计用。
将4个1位全加器级联构成四位全加器。
2.2条件要求
1．计算机及操作系统
2．MAX+PlusII或QuartusII软件
3．编程电缆（可选）
2.3主要内容
根据所学相关知识，运用MAX+PLUSII或QuartusII软件的图形输入方法，实现4位全加器设计。
首先给出设计原理并提出实现方案，经指导教师同意后，通过设计输入、编译综合、仿真验证等过程完成并验证设计。
1.设计输入方法，包括图形输入、文本输入等
2.设计编译
3.器件选择及管脚分配
4.设计仿真
5.时序分析
6.编程下载
2.4方案及实现方法
设计过程中可以首先采用基本逻辑门设计1位全加器，而后通过多个1位全加器级联实现4位全加器，也可以根据输出与输入的逻辑关系写出其布尔代数式，根据布尔代数式用基本逻辑门实现全加器。
2.5实践步骤与结果分析
（一）设计1位全加器
1）1位全加器原理图
我设计了一位全加器，A与B是输入端，C1是进位输入端，C0是进位输出端，S是全加器输出端。
以上为采用图形输入法完成的一个一位全加器电路。
2）1位全加器仿真波形
仿真结果如图，1位全加器设计成功。
（二）四位全加器设计
与门的两个输入A与B分配给管脚3与2，输出C分配给管脚44，输出O分配给管脚43，所选器件为EPM3032ALC44-4。
1）四位全加器原理图
2）器件及管脚逻分配图
管脚分配情况如图，所选器件为EPM3032ALC44-4。
3）调试编译与仿真波形
1．调试编译
编译结果正确，无错误，但是有一个警告。
分析可得，通过二输入与门，非门，或门，输出的S为两者之与，C0为输出进位。
仿真结果与全加器真值表相同，四位全加器设计成功。
2．仿真波形
仿真波形如下图所示：
当A3A2A1A0=0000，B3B2B1B0=0000时，S3S2S1S0=0000 ；当A3A2A1A0=0101，B3B2B1B0=1100时，S3S2S1S0=0001， 其他时刻波形也与全加器功能相符，全加器设计成功。
从仿真波形可以看出，输入输出结果满足表达式O=A XOR B、C=A AND B，亦即所设计电路功能达到设计要求。
4）时序分析图
此处，我进行ClassicTimingAnalyzer时序分析，可以得到A、B、C1、C0、S五个端口的信号到达时间，同步逻辑性能分析后可知仿真波形图上不存在毛刺，满足四位全加器的设计要求。
（三）项目二的结论
我掌握了EDA的开发流程及相关分析综合方法，在此基础上进一步熟悉MAX+PLUSⅡ或QuartusII软件的使用方法，熟练掌握EDA的图形编程方法、开发流程、以及组合逻辑电路的设计、分析、综合、仿真方法。
同时复习加法器的原理，掌握加法器的设计实现方法，我完成的主要工作是设计了数字系统设计中常用的一个半加器。
A与B是全加器加数与被加数，C1是全加器的进位输入，C0是全加器的进位输出，S是A加B的结果输出，并且利用波形仿真验证原理图的正确性。
得出的结论是根据波形图结果，波形符合逻辑关系，无毛刺，十分完美地实现一位全加器。
三、8线-3线优先编码器
3.1基本原理
1、管脚
8线-3线优先编码器的管脚如图：
其中IN表示输入编码位，Sel为片选信号，Y表示输出编码值，YS与YEX表示器件状态，“11”表示器件未选中，“01”表示无键按下，“10”表示器件工作态。
2、真值表
8-3编码器的真值表如下：
3.2条件要求
1.计算机及操作系统
2.MAX+PlusII或QuartusII软件
3.编程电缆（可选）
3.3主要内容
1．根据所学相关知识，运用MAX+PLUSII或QuartusII软件的文本文件输入方法，编写VHDL程序，实现8-3优先编码器的设计。
首先给出设计原理并提出实现方案论证，经指导教师同意后，通过设计输入、编译综合、仿真验证等过程完成并验证设计。
设计输入方法，包括图形输入、文本输入等
2．设计编译
3．器件选择及管脚分配
4．设计仿真
5．时序分析
6．编程下载
3.4方案及实现方法
8-3优先编码器的VHDL描述有多种方法，设计过程中可以根据真值表采用case…when语句、with…select语句、if…then结构等多种手段实现，也可以根据真值表分析输入输出间的逻辑关系，根据逻辑关系写出其布尔表达式，根据布尔代数式调用基本逻辑门元件实现8-3优先编码器，详细方案与方法略。
3.5实践步骤与结果分析
（一）原理图与VHDL程序
1）3-8译码器的原理图
以上为采用图形输入法完成的一个3-8优先译码器。
2）VHDL程序
8-3优先编码器的VHDL描述有多种方法，设计过程中可以根据真值表采用case…when语句、with…select语句、if…then结构等多种手段实现，也可以根据真值表分析输入输出间的逻辑关系，根据逻辑关系写出其布尔表达式，根据布尔代数式调用基本逻辑门元件实现8-3优先编码器。
本实验中，我根据真值表用if-then结构实现8-3优先编码器。
（二）器件及管脚逻分配图
管脚分配情况如图，所选器件为EPM3032ALC44-4。
（三）调试编译与仿真波形
1、调试编译
编译结果正确，无错误，但是有两个警告。
2、仿真波形
8线-3线优先编码器的仿真波形如下图所示：
当3-8译码器的片选信号为000时，片选信号选中输出的个位，当3-8译码器的片选信号为001时，片选信号选中输出的十位，当3-8译码器的片选信号为010时，片选信号选中输出的个位，当3-8译码器的片选信号为011时，片选信号选中输出的十位，当3-8译码器的片选信号为100时，片选信号选中输出的个位，当3-8译码器的片选信号为101时，片选信号选中输出的十位，就这样动态扫描，当输入的时钟信号频率很高的时候，就形成了我们的时钟。
从仿真波形可以看出，输入输出结果满足所设计电路功能，符合前文真值表，3-8优先编码器达到设计要求。
（四）时序分析图
此处，我进行ClassicTimingAnalyzer时序分析，可以得到输入输出端口的信号到达时间都是4.5ns，同步逻辑性能分析后可知仿真波形图上不存在毛刺，满足3-8优先编码器的设计要求。
（五）项目三的结论
我掌握了EDA的开发流程及相关分析综合方法，在此基础上进一步熟悉MAX+PLUSⅡ或QuartusII软件的使用方法，熟练掌握EDA的图形编程方法、开发流程、以及组合逻辑电路的设计、分析、综合、仿真方法。
同时复习加法器的原理，掌握加法器的设计实现方法，我完成的主要工作是设计了数字系统设计中常用的一个3-8优先编码器，并且利用波形仿真验证ＶＨＤＬ程序与原理图的正确性。
得出的结论是根据波形图结果，波形符合逻辑关系，无毛刺，十分完美地实现3-8优先编码器的功能。
我发现用VHDL硬件描述语言的形式来进行数字系统的设计方便灵活，利用EDA软件进行编译优化仿真极大地减少了电路设计时间与可能发生的错误，降低了开发成本，这种设计方法必将在未来的数字系统设计中发挥越来越重要的作用。
附：
参考程序
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYENCODERIS
PORT（I:
INSTD_LOGIC_VECTOR（7DOWNTO0）;
SEL:
INSTD_LOGIC;
Y:
OUTSTD_LOGIC_VECTOR（2DOWNTO0）;
YS,YEX:
INOUTSTD_LOGIC）;
ENDENCODER;
ARCHITECTUREsampleOFENCODERIS
BEGIN
P1:
PROCESS（I,SEL）
BEGIN
ifSEL='1'then
Y<="111";
YS<='1';
YEX<='1';
elsifI（7）='0'then
Y<="000";
YS<='1';
YEX<='0';
elsifI（6）='0'then
Y<="001";
YS<='1';
YEX<='0';
elsifI（5）='0'then
Y<="010";
YS<='1';
YEX<='0';
elsifI（4）='0'then
Y<="011";
YS<='1';
YEX<='0';
elsifI（3）='0'then
Y<="100";
YS<='1';
YEX<='0';
elsifI
（2）='0'then
Y<="101";
YS<='1';
YEX<='0';
elsifI
（1）='0'then
Y<="110";
YS<='1';
YEX<='0';
elsifI（0）='0'then
Y<="111";
YS<='1';
YEX<='0';
elsifI="11111111"then
Y<="111";
YS<='0';
YEX<='1';
else
Y<="ZZZ";
endif;
ENDPROCESSP1;
ENDsample;
四、10进制计数器设计
4.1基本原理
1、管脚
10进制计数器的管脚如图：
其中IN表示输入编码位，Sel为片选信号，Y表示输出编码值，YS与YEX表示器件状态，“11”表示器件未选中，“01”表示无键按下，“10”表示器件工作态。
2、真值表
10进制计数器的真值表如下：
计数开始，计数器从计数初值开始做加计数或减计数。
加计数时，计数到‘9’后，再来一个计数脉冲，计数器从‘0’开始。
重新启动加计数；减计数时，计数到‘0’后，再来一个计数脉冲，计数器从‘10’开始，重新启动减计数。
4.2条件要求
1．计算机及操作系统
2．MAX+PlusII或QuartusII软件
3．编程电缆（可选）
4.3主要内容
1 根据所学相关知识，运用MAX+PLUSII或QuartusII软件的文本文件输入方法，编写VHDL程序，实现10进制计数器的设计。
首先给出设计原理并提出实现方案论证，经指导教师同意后，通过设计输入、编译综合、仿真验证等过程完成并验证设计。
设计编译
2 器件选择及管脚分配
3 设计仿真
4 时序分析
5 编程下载
4.4方案及实现方法
10进制计数器的VHDL描述有多种方法，设计过程中可以采用计数脉冲CP作为敏感量，CP的每个上升沿，计数值Q加‘1’或减‘1’，加到‘9’后回‘0’或减到‘0’后回‘9’，语句可采用case…when、with…select、if…then以及加减运算等多种结构实现。
也可以首先设计基本的触发器、锁存器等元件，而后通过元件的互联实现，详细方案与方法略。
4.5实践步骤与结果分析
（一）原理图与VHDL程序
1）10进制计数器
以上为采用图形输入法完成的一个3-8优先译码器。
2）VHDL程序
8-3优先编码器的VHDL描述有多种方法，设计过程中可以根据真值表采用case…when语句、with…select语句、if…then结构等多种手段实现，也可以根据真值表分析输入输出间的逻辑关系，根据逻辑关系写出其布尔表达式，根据布尔代数式调用基本逻辑门元件实现8-3优先编码器。
本实验中，我根据真值表用if-then结构实现8-3优先编码器。
（二）器件及管脚逻分配图
管脚分配情况如图，所选器件为EPM3032ALC44-4。
（三）调试编译与仿真波形
1、调试编译
编译结果正确，无错误，但是有一个警告。
2、仿真波形
10进制计数器的仿真波形如下图所示：
从仿真波形可以看出，输入输出结果满足所设计电路功能，符合前文真值表，10进制计数器达到设计要求。
（四）时序分析图
此处，我进行ClassicTimingAnalyzer时序分析，可以得到输入输出端口的信号到达时间都是3.0ns，同步逻辑性能分析后可知仿真波形图上不存在毛刺，满足10进制计数器的设计要求。
（五）项目四的结论
我熟练掌握了EDA的图形编程方法、开发流程、以及组合逻辑电路的设计、分析、综合、仿真方法。
我完成的主要工作是设计了数字系统设计中常用的一个10进制计数器，并且利用波形仿真验证ＶＨＤＬ程序与原理图的正确性。
得出的结论是根据波形图结果，波形符合逻辑关系，无毛刺，十分完美地实现10进制计数器的功能。
我发现用VHDL硬件描述语言的形式来进行数字系统的设计方便灵活，利用EDA软件进行编译优化仿真极大地减少了电路设计时间与可能发生的错误，降低了开发成本，这种设计方法必将在未来的数字系统设计中发挥越来越重要的作用。
附：
参考程序
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYcounterIS
PORT（D:
INSTD_LOGIC_VECTOR（3DOWNTO0）;
UD:
INSTD_LOGIC;
LD:
INSTD_
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