数字IC设计笔试面试经典100题Word文档格式.docx
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使用两级触发器来使异步电路同步化的电路其实叫做“一位同步器”，他只能用来对一位异步信号进行同步。
两级触发器可防止亚稳态传播的原理：
假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳
态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。
同步器有效的条件：
第一级触发器进入亚稳态后的恢复时间+第二级触发器的建立时间<
=时钟周期。
18
更确切地说，输入脉冲宽度必须大于同步时钟周期与第一级触发器所需的保持时间之和。
最保险的脉冲宽度是两倍同步时钟周期。
所以，这样的同步电路对于从较慢的时钟域来的异步信号进入较快的时钟域比较有效，对于进入一个较慢的时钟域，则没有作用。
7：
系统最高速度计算（最快时钟频率）和流水线设计思想：
同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就愈大。
假设Tco是触发器的输入数据被时钟打入到触发器到数据到达触发器输出端的延时时间（Tco=Tsetpup+Thold）；
Tdelay是组合逻辑的延时；
Tsetup是Ｄ触发器的建立时间。
假设数据已被时钟打入D触发器，那么数据到达第一个触发器的Ｑ输出端需要的延时时间是Tco，经过组合逻辑的延时时间为Tdelay，然后到达第二个触发器的Ｄ端，要希望时钟能在第二个触发器再次被稳定地打入触发器，则时钟的延迟必须大于Tco＋Tdelay＋Tsetup，也就是说最小的时钟周期Tmin=Tco＋Tdelay＋
Tsetup，即最快的时钟频率Fmax=1/Tmin。
FPGA开发软件也是通过这种方法来计算系统最高运行速度Fmax。
因为Tco和Tsetup是由具体的器件工艺决定的，故设计电路时只能改变组合逻辑的延迟时间Tdelay，所以说缩短触发器间组合逻辑的延时时间是提高同步电路速度的关键所在。
由于一般同步电路都大于一级锁存，而要使电路稳定工作，时钟周期必须满足最大延时要求。
故只有缩短最长延时路径，才能提高电路的工作频率。
可以将较大的组合逻辑分解为较小的N块，通过适当的方法平均分配组合逻辑，然后在中间插入触发器，并和原触发器使用相同的时钟，就可以避免在两个触发器之间出现过大的延时，消除速度瓶颈，这样可以提高电路的工作频率。
这就是所谓"
流水线"
技术的基本设计思想，即原设计速度受限部分用一个时钟周期实现，采用流水线技术插入触发器后，可用N个时钟周期实现，因此系统的工作速度可以加快，吞吐量加大。
注意，流水线设计会在原数据通路上加入延时，另外硬件面积也会稍有增加。
8：
时序约束的概念和基本策略？
时序约束主要包括周期约束，偏移约束，静态时序路径约束三种。
通过附加时序约束可以综合布线工具调整映射和布局布线，使设计达到时序要求。
附加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。
附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分组，对分组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PADTOPAD路径附加约束。
附加专门约束时，首先约束分组之间的路径，然后约束快、慢速例外路径和多周期路径，以及其他特殊路径。
9：
附加约束的作用？
提高设计的工作频率（减少了逻辑和布线延时）；
获得正确的时序分析报告；
（静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具可以正确的输出时序报告）3：
指定FPGA/CPLD的电气标准和引脚位置。
10：
FPGA设计工程师努力的方向：
SOPC，高速串行I/O，低功耗，可靠性，可测试性和设计验证流程的优化等方面。
随着芯片工艺的提高，芯片容量、集成度都在增加，FPGA设计也朝着高速、高度集成、低功耗、高可靠性、高可测、可验证性发展。
芯片可测、可验证，正在成为复杂设计所必备的条件，尽量在上板之前查出bug，将发现bug的时间提前，这也是一些公司花大力气设计
仿真平台的原因。
另外随着单板功能的提高、成本的压力，低功耗也逐渐进入FPGA设计者的考虑范围，完成相同的功能下，考虑如何能够使芯片的功耗最低，据说altera、xilinx都在根据自己的芯片特点整理如何降低功耗的文档。
高速串行IO的应用，也丰富了FPGA的应用范围，象xilinx的v2pro中的高速链路也逐渐被应用。
11：
对于多位的异步信号如何进行同步？
对以一位的异步信号可以使用“一位同步器进行同步”（使用两级触发器），而对于多位的异步信号，可以采用如下方法：
可以采用保持寄存器加握手信号的方法（多数据，控制，地址）；
特殊的具体应用电路结构,根据应用的不同而不同；
异步FIFO。
（最常用的缓存单元是DPRAM）
12：
FPGA和CPLD的区别？
CPLD
FPGA
内部结构
Productterm（基于乘积项）
LookupTable（基于查找表）
程序存储
内部EEPROM/FLASH
SRAM，外挂EEPROM
资源类型
组合逻辑资源丰富
时序逻辑资源丰富
集成度
低
高
使用场合
完成控制逻辑
能完成比较复杂的算法
速度
慢
快 ？
？
其他资源
－
PLL、RAM和乘法器等
保密性
可加密
一般不能保密
13：
锁存器（latch）和触发器（flip-flop）区别？
电平敏感的存储器件称为锁存器。
可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。
有交叉耦合的门构成的双稳态的存储原件称为触发器。
分为上升沿触发和下降沿触发。
可以认为是两个不同电平敏感的锁存器串连而成。
前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间。
14：
FPGA芯片内有哪两种存储器资源？
FPGA芯片内有两种存储器资源：
一种叫BLOCKRAM,另一种是由LUT配置成的内部存储器（也就是分布式RAM）。
BLOCKRAM由一定数量固定大小的存储块构成的，使用BLOCKRAM资源不占用额外的逻辑资源，并且速度快。
但是使用的时候消耗的BLOCK
RAM资源是其块大小的整数倍。
15：
什么是时钟抖动？
时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不同的周期上可能加长或缩短。
它是一个平均值为0的平均变量。
16：
FPGA设计中对时钟的使用？
（例如分频等）
FPGA芯片有固定的时钟路由，这些路由能有减少时钟抖动和偏差。
需要对时钟进行相位移动或变频的时候，一般不允许对时钟进行逻辑操作，这样不仅会增加时钟的偏差和抖动，还会使时钟带上毛刺。
一般的处理方法是采用FPGA芯片自带的时钟管理器如PLL,DLL或DCM，或者把逻辑转换到触发器的D输入（这些也是对时钟逻辑操作的替代方案）。
17：
FPGA设计中如何实现同步时序电路的延时？
首先说说异步电路的延时实现：
异步电路一半是通过加buffer、两级与非门等来实现延时（我还没用过所以也不是很清楚），但这是不适合同步电路实现延时的。
在同步电路中，对于比较大的和特殊要求的延时，一半通过高速时钟产生计数器，通过计数器来控制延时；
对于比较小的延时，可以通过触发器打一拍，不过这样只能延迟一个时钟周期。
18：
FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项？
三种资源：
BLOCKRAM，触发器（FF），查找表（LUT）；
注意事项：
在生成RAM等存储单元时，应该首选BLOCKRAM资源；
其原因有二：
第一：
使用BLOCKRAM等资源，可以节约更多的FF和4-LUT等底层可编程单元。
使用BLOCKRAM可以说是“不用白不用”，是最大程度发挥器件效能，节约成本的一种体现；
第二：
BLOCKRAM是一种可以配置的硬件结构，其可靠性和速度与用LUT和REGISTER构建的存储器更有优势。
弄清FPGA的硬件结构，合理使用BLOCKRAM资源；
分析BLOCKRAM容量，高效使用BLOCKRAM资源；
分布式RAM资源（DISTRIBUTERAM）
19：
Xilinx中与全局时钟资源和DLL相关的硬件原语：
常用的与全局时钟资源相关的Xilinx器件原语包括：
IBUFG,IBUFGDS,BUFG,BUFGP,BUFGCE,BUFGMUX,BUFGDLL,DCM等。
关于各个器件
原语的解释可以参考《FPGA设计指导准则》p50部分。
20：
HDL语言的层次概念？
HDL语言是分层次的、类型的，最常用的层次概念有系统与标准级、功能模块级，行为级，寄存器传输级和门级。
系统级，算法级，RTL级（行为级），门级，开关级
21：
查找表的原理与结构？
查找表（look-up-table）简称为LUT，LUT本质上就是一个RAM。
目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。
当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可
22：
IC设计前端到后端的流程和EDA工具？
设计前端也称逻辑设计，后端设计也称物理设计，两者并没有严格的界限，一般涉及到与工艺有关的设计就是后端设计。
规格制定：
客户向芯片设计公司提出设计要求。
详细设计：
芯片设计公司（Fabless）根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。
目前架构的验证一般基于systemC语言，对价后模型的仿真可以使用systemC的仿真工具。
例如：
CoCentric和VisualElite等。
HDL编码：
设计输入工具：
ultra，visualVHDL等
仿真验证：
modelsim5：
逻辑综合：
synplify
静态时序分析：
synopsys的PrimeTime
形式验证：
Synopsys的Formality.
23：
寄生效应在IC设计中怎样加以克服和利用（这是我的理解，原题好像是说，IC设计过程中将寄生效应的怎样反馈影响设计师的设计方案）？
所谓寄生效应就是那些溜进你的PCB并在电路中大施破坏、令人头痛、原因不明的小故障。
它们就是渗入高速电路中隐藏的寄生电容和寄生电感。
其中包括由封装引脚和印制线过长形成的寄生电感；
焊盘到地、焊盘到电源平面和焊盘到印制线之间形成的寄生电容；
通孔之间的相互影响，以及许多其它可能的寄生效应。
理想状态下，导线是没有电阻，电容和电感的。
而在实际中，导线用到了金属铜，它有一定的电阻率，如果导线足够长，积累的电阻也相当可观。
两条平行的导线，如果互相之间有电压差异，就相当于形成了一个平行板电容器（你想象一下）。
通电的导线周围会形成磁场（特别是电流变化时），磁场会产生感生电场，会对电子的移动产生影响，可以说每条实际的导线包括元器件的管脚都会产生感生电动势，这也就是寄生电感。
在直流或者低频情况下，这种寄生效应看不太出来。
而在交流特别是高频交流条件下，影响就非常巨大了。
根据复阻抗公式，电容、电感会在交流情况下会对电流的移动产生巨大阻碍，也就可以折算成阻抗。
这种寄生效应很难克服，也难摸到。
只能通过优化线路，尽量使用管脚短的SMT元器件来减少其影响，要完全消除是不可能的。
24：
用flip-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage？
carryout=carryin*current-stage；
与门
next-stage=carryin’*current-stage+carryin*current-stage’;
与门，非门，或门（或者异或门）
module（clk,current-stage,carryin,next-stage,carryout）;
inputclk,current-stage,carryin;
outputnext-stage,carryout;
always@（posedgeclk）carryout<
=carryin&
current-stage;
nextstage<
=
25：
设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零，
1.画出fsm（有限状态机）
2.用verilog编程，语法要符合FPGA设计的要求
3.设计工程中可使用的工具及设计大致过程？
设计过程：
1、首先确定输入输出，A=1表示投入10分，B=1表示投入5分，Y=1表示弹出饮料，Z=1表示找零。
2、确定电路的状态，S0表示没有进行投币，S1表示已经有5分硬币。
3、画出状态转移图。
modulesell（clk,rst,a,b,y,z）;
inputclk,rst,a,b;
outputy,z;
parameters0=0,s1=1;
regstate,next_state;
always@（posedgeclk）begin
if（!
rst）state<
=s0;
else
state<
=next_state;
end
always@（aorborcstate）begin
y=0;
z=0;
case（state）
s0:
if（a==1&
&
b==0）next_state=s1;
elseif（a==0&
b==1）
beginnext_state=s0;
y=1;
elsenext_state=s0;
s1:
b==0）beginnext_state=s0;
y=1;
elseif（a==0&
b==1）begin
next_state=s0;
z=1;
default:
next_state=s0;
endcase
endendmodule
扩展：
设计一个自动售饮料机的逻辑电路。
它的投币口每次只能投入一枚五角或一元的硬
币。
投入一元五角硬币后给出饮料；
投入两元硬币时给出饮料并找回五角。
1、确定输入输出，投入一元硬币A=1，投入五角硬币B=1，给出饮料Y=1，找回五角Z=1；
2、确定电路的状态数，投币前初始状态为S0，投入五角硬币为S1，投入一元硬币为S2。
画出转该转移图，根据状态转移图可以写成Verilog代码。
26：
什么是"
线与"
逻辑,要实现它,在硬件特性上有什么具体要求?
线与逻辑是两个输出信号相连可以实现与的功能。
在硬件上,要用oc门来实现,由于不用oc门可能使灌电流过大,而烧坏逻辑门.同时在输出端口应加一个上拉电阻。
oc门就是集电极开路门。
od门是漏极开路门。
27：
什么是竞争与冒险现象?
怎样判断?
如何消除?
在组合电路中，某一输入变量经过不同途径传输后，到达电路中某一汇合点的时间有先有后，这种现象称竞争；
由于竞争而使电路输出发生瞬时错误的现象叫做冒险。
（也就是由于竞争产生的毛刺叫做冒险）。
判断方法：
代数法（如果布尔式中有相反的信号则可能产生竞争和冒险现象）；
卡诺图：
有两个相切的卡诺圈并且相切处没有被其他卡诺圈包围，就有可能出现竞争冒险；
实验法：
示波器观测；
解决方法：
加滤波电容，消除毛刺的影响；
加选通信号，避开毛刺；
增加冗余项消除逻辑冒险。
门电路两个输入信号同时向相反的逻辑电平跳变称为竞争；
由于竞争而在电路的输出端可能产生尖峰脉冲的现象称为竞争冒险。
如果逻辑函数在一定条件下可以化简成Y=A+A’或Y=AA’则可以判断存在竞争冒险现象（只是一个变量变化的情况）。
消除方法，接入滤波电容，引入选通脉冲，增加冗余逻辑
28：
你知道那些常用逻辑电平?
TTL与COMS电平可以直接互连吗？
常用逻辑电平：
TTL、CMOS、LVTTL、LVCMOS、ECL（EmitterCoupledLogic）、PECL
（Pseudo/PositiveEmitterCoupledLogic）、LVDS（LowVoltageDifferentialSignaling）、GTL（GunningTransceiverLogic）、BTL（BackplaneTransceiverLogic）、ETL（enhancedtransceiverlogic）、GTLP（GunningTransceiverLogicPlus）；
RS232、RS422、RS485
（12V，5V，3.3V）；
也有一种答案是：
12V，5V，3.3V。
TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。
CMOS输出接到TTL是可以直接互连。
TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。
用CMOS可直接驱动TTL;
加上拉电阻后,TTL可驱动CMOS.
上拉电阻用途：
1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。
2、OC门电路必须加上拉电阻，以提高输出的高电平值。
3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。
5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。
6、提高总线的抗电磁干扰能力。
管脚悬空就比较容易接受外界的电磁干扰。
7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。
上拉电阻阻值的选择原则包括:
1、从节约功耗及芯片的灌电流能力考虑应当足够大；
电阻大，电流小。
2、从确保足够的驱动电流考虑应当足够小；
电阻小，电流大。
3、对于高速电路，过大的上拉电阻可能边沿变平缓。
综合考虑以上三点,通常在1k到10k
之间选取。
对下拉电阻也有类似道理。
OC门电路必须加上拉电阻，以提高输出的高电平值。
OC门电路要输出“1”时才需要加上拉电阻不加根本就没有高电平
在有时我们用OC门作驱动（例如控制一个LED）灌电流工作时就可以不加上拉电阻总之加上拉电阻能够提高驱动能力。
29：
IC设计中同步复位与异步复位的区别？
同步复位在时钟沿变化时，完成复位动作。
异步复位不管时钟，只要复位信号满足条件，就完成复位动作。
异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。
30：
MOORE与MEELEY状态机的特征？
Moore状态机的输出仅与当前状态值有关,且只在时钟边沿到来时才会有状态变化。
Mealy状态机的输出不仅与当前状态值有关,而且与当前输入值有关。
31：
多时域设计中,如何处理信号跨时域？
不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响。
信号跨时钟域同步：
当单个信号跨时钟域时，可以采用两级触发器来同步；
数据或地址总线跨时钟域时可以采用异步FIFO来实现时钟同步；
第三种方法就是采用握手信号。
32：
说说静态、动态时序模拟的优缺点？
静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。
它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。
动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每
一条路径。
因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；
33：
一个四级的Mux,其中第二级信号为关键信号如何改善timing.？
关键：
将第二级信号放到最
升级会员 