计算机组成与体系结构复习.ppt

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计算机组成与体系结构复习,2023年5月,第1章绪论,冯诺依曼计算机存储程序、程序控制。

按地址访问并顺序执行指令：

将要处理的问题用指令编成程序，以二进制形式、以同等地位存放在存储器中，并可按地址访问。

在控制器的控制下，指令被逐条从存储器中取出来执行，产生控制流，在控制流的驱动下完成指令的功能。

计算机的基本组成：

硬件、软件,2,第2章数据表示,数值数据定点数原码,补码,反码,移码表达数的范围；零的表示。

原码、补码、反码、移码、真值之间的转换引入补码的目的；补码的定义、性质十进制数：

BCD码浮点数阶码范围；尾数精度IEEE754标准表达数的范围与真值之间的转换非数值数据：

英文字符-ASCII码检错与纠错码：

奇偶校验,3,习题2.8、2.9,习题2.5,规格化浮点数,IEEE754格式,第3章运算方法、运算器,定点数运算加减：

补码二进制加同号数相加、异号数相减：

可能溢出溢出的判断（有符号数、无符号数）乘法：

原码：

绝对值相乘，符号位单独处理（异或）补码：

布斯法浮点数运算溢出：

上溢、下溢浮点运算：

阶码（加/减、比较），尾数（加/减、乘、除）浮点数加/减、乘、除运算运算器：

算术逻辑单元、暂存器/寄存器、多路开关、总线算术运算、逻辑运算,4,第4章存储系统,指标：

速度、容量、成本主存存放程序和数据给定地址范围和芯片容量，求需要芯片的片数按字编址，按字节编址常用的半导体存储器：

SRAM、DRAM芯片，地址线、数据线数目与容量的关系EPROM双端口存储器冲突利用SRAM构成计算机系统的内存字扩展位扩展,5,第4章存储系统,Cache：

引入目的Cache-主存系统的平均访问周期地址映射方式全相联直接映射组相联虚存引入目的地址映射、地址变换由谁负责辅存磁盘磁记录方式（NRZ,FM,MFM,PM）：

自同步，效率,6,n路组相联:

每组n块,与Cache总容量有关,与主存总容量有关,第5章指令系统,数据的大端存储、小端存储堆栈：

压栈、出栈操作指令的典型分类：

数据传送类、算术/逻辑运算类、输入/输出类、程序控制类常用寻址方式：

隐含寻址寄存器寻址、寄存器间接寻址、寄存器相对寻址基址寻址、变址寻址RISC的特点,7,第6章控制器、CPU,CPU结构和微操作CPU的组成：

运算器控制器：

取指令，译码，执行（产生控制信号）寄存器组/Cache机器字长通用寄存器位数节拍周期（时钟周期）、CPU周期（机器周期）、指令周期硬布线控制器设计给定某计算机系统的数据通路，写微操作、微命令序列微程序控制器设计机器指令、微指令、微程序硬布线、微程序比较,8,第7章流水线、指令级并行,流水线性能指标的计算。

流水线的相关及解决办法结构相关：

增加资源副本数据相关：

RAW、WAR、WAW直通技术，寄存器重命名，数据重定向；编译控制相关：

分支预测，延迟转移；编译指令级并行超标量超长指令字VLIW,9,第8章输入输出系统,几种集中式总线仲裁方式的特点链式查询方式（菊花链）计数器定时查询方式（轮询）独立请求方式接口、适配器：

数据缓冲、数据格式转换，监测，控制程序查询中断：

在指令周期结束时响应硬件需要保护的断点断点/现场保护在堆栈中DMA：

在总线周期结束时响应周期挪用（窃取）方式现代计算机存储器分时方式、停止CPU方式、扩展时钟周期方式通道通道指令通道程序通道流量的计算,10,第9章并行体系结构,互连网络（InterconnectionNetwork，ICN）:

由开关元件按照一定的拓扑结构和控制方式构成的网络，用于实现计算机系统中部件之间、处理器之间、部件与处理器之间甚至计算机之间的相互连接。

多处理器系统多计算机系统,11,P46，习题2.8：

机器字长为8位。

12,10000001,11111110,11111111,无法表示,无法表示,1.0000000,00000000,00000000,00000000,1.0000000,1.1111111,00000000,0.1011010,0.1011010,0.1011010,1.0000001,1.1111110,1.1111111,P46，习题2.8：

机器字长为8位。

13,无法表示,无法表示,无法表示,无法表示,无法表示,10000000,01111111,01111111,01111111,11111111,10000000,10000001,01011001,01011001,01011001,10100000,11011111,11100000,P47，习题2.9,机器字长8位，定点整数，写出W、X、Y、Z的真值。

14,W补X原Y反Z移00HW补X原Y反Z移80HW补X原Y反Z移FFH,0,+0,+0,-128,-128,-0,-127,0,-1,-127,-0,+127,P46,2.5,设x为定点小数，x补1.x6x5x4x3x2x1x0，最高位是符号位。

若要x-1/2，x6x5x4x3x2x1x0应满足什么条件？

-1x-1/21.0000000x补1.1000000x6=0，x5x0任意若要-1/2x-1/4，x6x5x4x3x2x1x0应满足什么条件？

1+1/2x补1+3/41000000x6x5x4x3x2x1x01011111x6=1，x5=0，x4x0任意,15,设x为定点小数，x反1.x6x5x4x3x2x1x0，最高位是符号位。

若要x-（2-1-2-7），x6x5x4x3x2x1x0应满足什么条件？

解：

-1x-（2-1-2-7），x反（2-2-7）+x，xx反-（2-2-7），2-2-7-1x反2-2-7-2-1+2-7，1-2-7x反2-2-1，0.1111111x反1.1000000，1.0000000x反1.0111111，x6=0，x5x0任意。

16,二、数据的定点与浮点表示2.浮点数表示,如果阶码的底为2，则规格化浮点数的尾数应满足条件：

1/2|M|1当尾数用补码表示时若尾数M0，由于1/2补0.10000，尾数应具有格式：

M0.1xxxx当M0时，1/2补M补1补若尾数M0，由于-1/2补1.10000，-1补1.0000，为了使计算机判断方便，一般不把-1/2补列为规格化的数，而把-1补列为规格化的数，尾数应具有格式：

M1.0xxxx当M0时，-1补M补-1/2补,17,2）规格化的浮点数,什么是规格化的浮点数？

二、数据的定点与浮点表示2.浮点数表示,左规：

若采用变形补码表示尾数，则当结果的尾数出现11.1xxxx或00.0xxxx的形式时，需将尾数左移1位，阶码减1，直到尾数为规格化形式为止。

右规：

当浮点运算结果的尾数出现01.xxxx或10.xxxx的形式时，并不一定溢出，应先将尾数右移1位，阶码加1，然后判断阶码是否溢出。

18,2）规格化的浮点数,什么是规格化的浮点数？

二、数据的定点与浮点表示3.IEEE754标准,19,

（1）单精度格式,IEEE754单精度浮点数格式,IEEE754单精度格式位模式表示的值,二、数据的定点与浮点表示3.IEEE754标准,20,IEEE754单精度格式二进制位与其对应的浮点数真值举例,二、数据的定点与浮点表示3.IEEE754标准,21,

（2）双精度格式,IEEE754双精度浮点数格式,11bit,20bit,32bit,二、数据的定点与浮点表示3.IEEE754标准,22,

（2）双精度格式,IEEE754双精度格式位模式表示的值,二、数据的定点与浮点表示3.IEEE754标准,23,

（2）双精度格式,IEEE754双精度格式二进制位与其对应的浮点数真值举例,3.20用Booth法求乘积。

X0.1101X补11.0011-X补00.1101Y0.0110Y补0.0110,24,符号,D,A,A-1,操作说明,000000,001100,（部分积）,（乘数）,000000,+0,000000,000110,右移1位,+-X补,001101,001101,000110,100011,右移1位,+0,000000,000011,010001,右移1位,+X补,110011,110110,111011,001000,右移1位,+0,000000,111011,0010,不移位,XY补1.10110010,P8586,111101,10010,右移1位,.,3.3.1加减运算三、浮点运算实例,【例3.22】两浮点数的和、差。

X0.1101012010；Y0.1010102001。

【解】阶码4位，补码表示；尾数8位，双符号位补码表示。

两数可表示为：

X浮1110;00.110101Y浮1111;11.010110对阶尾数求和/差规格化舍入处理,25,3.3.1加减运算三、浮点运算实例,X浮1110;00.110101Y浮1111;11.010110对阶求阶差：

E补EX补EY补111000011111X的阶码比Y的阶码小。

X尾数右移一位，使两者阶码相同。

这时的X为：

X浮1111;00.011010

（1）,26,3.3.1加减运算三、浮点运算实例,X浮1111;00.011010

（1）Y浮1111;11.010110尾数求和/差：

规格化,27,00.01101011.01011011.110000,00.01101000.10101001.000100,

（1）

（1）,

（1）

（1）,左规：

尾数左移2位，阶码减2，XY浮1101;11.000010,右规：

尾数右移1位，阶码加1，XY浮0000;00.100010（01）,舍入处理：

舍,3.3.2乘除运算一、浮点乘法运算,设X、Y、Z为浮点数，XMx2ExYMy2EyZXY（MxMy）2Ex+Ey两浮点数相乘之积的阶码为两乘数阶码之和尾数为两乘数尾数之积,28,0操作数检查,结果规格化、舍入,阶码加,尾数乘,3.3.2乘除运算二、浮点除法运算,设X、Y、Z为浮点数，XMx2ExYMy2EyZXY（MxMy）2Ex-Ey两浮点数相除，商的阶码被除数的阶码除数的阶码尾数被除数的尾数除数的尾数,29,0操作数检查,结果规格化、舍入,阶码减,尾数除,存储器字扩展连接电路图,C0000C1FFF,C2000C3FFF,C4000C5FFF,C6000C7FFF,30,31,内存位扩展连接,按字节编址，地址范围：

40000H407FFH,SRAM,假设某计算机系统内存按字节编址，系统总线的数据总线为8位，利用2K4bit的SRAM，构成2K8bit内存。

4.2.1随机存储器二、主存储器的组成及接口,80386、80486的内存接口32位处理器。

地址信号：

A2A31存储体选择信号：

BE0BE3（对应4个存储体）32位数据信号：

D0D31,32,2.内存构成（4）80x86内存的连接,在80486系统中，利用4片容量为128K8bit的SRAM芯片构成512KB的内存，连接图：

80486内存芯片连接图,2,1,4,21400000H2147FFFFH,xxxxxxx0xxxxxxx4xxxxxxx8xxxxxxxC,xxxxxxx1xxxxxxx5xxxxxxx9xxxxxxxD,xxxxxxx2xxxxxxx6xxxxxxxAxxxxxxxE,xxxxxxx3xxxxxxx7xxxxxxxBxxxxxxxF,4.3.5Cache性能分析,1.加速比Cache-主存系统的平均访问周期T：

THTC（1H）TMTHTC（1H）（TMTC）TC（1H）TMCache的访问周期为TC，主存的访问周期为TM,数据块装入Cache的时间（包括替换开销）为TB,Cache的命中率为H。

34,4.5.1磁表面存储器一、磁表面存储原理及记录方式：

3.性能评价,35,1,数据序列,0,1,1,1,0,0,0,1,RZ,NRZ,NRZ1,FM,MFM,PM,归零制,不归零制,见“1”就变不归零制,调频制,改进调频制,调相制,无自同步能力,无自同步能力,编码效率,100,100,50,100,50,编码效率位密度/最大磁化翻转次数,5.2.1存储模式3.堆栈（Stack）,堆栈的基本操作,36,压栈操作后,POPR1,PUSHR1,弹出操作后,（SP）-1SP（R1）MSP,MSP（R1）（SP）+1SP,西电版，P177习题5.20,说明下列指令执行后R1的值。

R1为16位寄存器。

MOVR1,#1200HMOVR1,RBMOVR1,（1200H）MOVR1,（RB）MOVR1,1100H（RB）MOVR1,（RB）（RI）MOVR1,1100H（RB）（RI）,37,1200H0100H4C2AH3412H,4C2AH7856H65B7H,【解】R1,（小端存储）,（按字节编址）,5.5.2/3CISC与RISC,RISC的特点：

指令系统简单指令条数少、格式少、长度固定、功能简单寻址方式少采用硬布线控制逻辑（不用或少用微程序控制）Load/Store结构只有LOAD和STORE指令可以访问存储器寄存器多寄存器窗口技术十分重视提高流水线的执行效率大部分指令可以单周期执行完成延迟转移技术十分强调优化编译技术的作用,38,6.1.1CPU的功能与结构,简化的单总线结构的CPU,39,图6.2单总线数据通路CPU内部结构图,图6.9计算机系统模型,6.2硬布线控制器设计,公操作取指周期,40,6.2硬布线控制器设计,其他指令：

（1）MOVR0,X,41,6.2硬布线控制器设计,其他指令：

（3）ADDR1,R0,42,6.2硬布线控制器设计,其他指令：

（6）JZoffs,43,西电版P278/高教版P340，习题7.7,某CPU内有5级指令流水线，各级处理时间分别为10ns、5ns、5ns、10ns、5ns。

执行1000条指令，流水线的吞吐率、加速比？

改进流水线的性能，如何改造？

改造后的吞吐率？

44,西电版P278/高教版P340，习题7.7,执行1000条指令，流水线的吞吐率、加速比？

【解】T1000

（1）（1055105）ns100035000ns；T1000（5）（1055105）ns（10001）10ns35ns99910ns10025ns；,45,西电版P278/高教版P340，习题7.7,改进流水线的性能，如何改造？

改造后的吞吐率？

【解】细分瓶颈段T1000

（1）（5+5）+5+5+（5+5）+5ns100035000ns；T1000（7）（5+5）+5+5+（5+5）+5ns（10001）5ns35ns9995ns5030ns；,46,西电版P278/高教版P340，习题7.7,改进流水线的性能，如何改造？

改造后的吞吐率？

【解】重复设置瓶颈段T1000

（1）（1055105）ns100035000ns；T1000（5）（1055105）ns（10001）5ns35ns9995ns5030ns；,47,西电版P280/高教版P342，习题7.16,超标量CPU，8级流水线，度m2，同步推进，流水线时钟频率1GHz。

流水线各段运行时间？

一条指令的执行时间？

该CPU的理想CPI？

TPmax？

若流水线不停顿，执行1000条指令的时间？

加速比？

【解】T1/1GHz1ns理想CPI0.5；TPmax1GHz22000MIPS2GIPST500（8）8ns4991ns507nsS（10008ns）/507ns15.78,48,8ns,9.4互连网络二、网络拓扑结构:

集中式交换网络,2.多级互连网络：

【例】Omega网络,49,0,1,2,3,4,5,6,7,0,1,2,3,4,5,6,7,直通,交叉,上播,下播,CPU,内存,1级,2级,3级,全混洗,全混洗,全混洗,22交叉开关的4种状态：

9.4互连网络三、常用的互连模式和互连网络,Page424430全混洗置换：

混洗（循环左移）互连函数Pshuffle（xn-1xn-2x1x0）xn-2xn-3x1x0xn-1（0）（124）（365）（7）,50,0,1,2,3,4,5,6,7,0,1,2,3,4,5,6,7,互连函数表示法,表格表示法,循环表示法,图形表示法,9.4互连网络二、网络拓扑结构:

集中式交换网络,2.多级互连网络：

【例】Omega网络,51,000,001,010,011,100,101,110,111,CPU,内存,1级,2级,3级,全混洗,全混洗,全混洗,000,001,010,011,100,101,110,111,