第二章 集成电路工艺及版图设计基础pptConvertorWord文件下载.docx

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图形加工技术：

包括制版和光刻。

2）后工序

后工序包括从中间测试开始到器件完成的所有工序,有中间测试、划片、贴片、焊接、封装、成品测试等。

3）辅助工序

前、后工序的内容是IC工艺流程直接涉及到的工序，为保证整个工艺流程的进行，还需要一些辅助性的工序，这些工序有：

超净环境的制备：

IC，特别是VLSI的生产，需要超净的环境。

高纯水、气的制备：

IC生产中所用的水必须是去离子、去中性原子团和细菌，绝缘电阻率高达15MΩ·

cm以上的电子级纯水；

所使用的各种气体也必须是高纯度的。

材料准备：

包括制备单晶、切片、磨片、抛光等工序，制成IC生产所需要的单晶圆片。

（1）晶片准备

（2）制版：

根据IC设计版图准备各种掩膜版

（3）光刻工艺：

光刻工艺是指借助于掩膜版，并利用光敏的抗蚀涂层发生的光化学反应，结合刻蚀方法在各种薄膜（如SiO2薄膜、多晶硅薄膜和各种金属膜）上刻蚀出各种所需要的图形，实现掩膜版图形到硅片表面各种薄膜上图形的转移。

下面以采用负胶光刻SiO2薄膜为例对光刻过程作一个简要介绍，如图2-1所示，光刻一般包括以下7个步骤。

（a）涂胶；

（b）前烘；

（c）曝光；

（d）显影；

（e）坚膜；

（f）腐蚀；

（g）去胶

涂胶：

就是在硅片表面的SiO2薄膜上均匀地涂上一层厚度适当的光刻胶，使光刻胶与SiO2薄膜粘附良好。

前烘：

为了使胶膜里的溶剂充分挥发,使胶膜干燥，以增加胶膜与SiO2膜的粘附性和胶膜的耐磨性，涂胶后要对其进行前烘。

前烘常用的方法有两种：

一种是在80°

C恒温干燥箱中烘10～15分钟，另一种是用红外灯烘焙。

曝光：

将光刻版覆盖在涂好光刻胶的硅片上，用紫外光进行选择性照射，使受光照部分的光刻胶发生化学反应。

显影:

经过紫外光照射后的光刻胶部分，由于发生了化学反应而改变了它在显影液里的溶解度，因此将曝光后的硅片放入显影液中就可显示出需要的图形。

对于负胶来说，未受紫外光照射的部分将被显影液洗掉。

坚膜:

显影以后，光刻胶膜可能会因含有残留的溶剂而被泡软、膨胀，所以要对其进行坚膜。

腐蚀：

用适当的腐蚀液将没有被光刻胶覆盖而暴露在外面的SiO2薄膜腐蚀掉，光刻胶及其覆盖的SiO2薄膜部分则被完好地保存下来。

腐蚀有干法腐蚀和湿法腐蚀两种。

去胶：

腐蚀完后，将留在SiO2薄膜上的胶膜去掉。

去胶也有干法去胶和湿法去胶两种。

（4）氧化工艺：

MOS器件中栅极和沟道之间有一个绝缘体，以便在沟道上能够感应出与栅极相反的电荷。

另外，在进行掺杂的过程中，不论是利用固态扩散和离子注入，都是针对整个硅晶片进行的，并没有针对某些特定区域进行掺杂；

但是掺杂的动作的确需要限制在某些特定的区域之中，以便形成N型和P型晶体管为了让某些区域不被掺杂，需要将这些区域遮盖起来，这时，在MOS电路中一般使用二氧化硅作为绝缘层，它的绝缘性强，加工容易，只要让硅材料经过氧化过程即可。

有干氧法和湿氧法两种

湿氧法：

当氧化的环境湿带有水蒸汽的且温度通常在900度到1000度之间，是一种快速的氧化过程；

干氧法：

氧化的过程在纯氧的环境下进行，温度维持在1200度左右，氧化过程速率一般。

（5）淀积：

又叫累晶技术，意味着要将某一层物质上整齐的排列着。

主要用于制造导电的栅极、晶体管之间的联机、电源线和地线。

蒸发铝形成互连导线，扩散多晶硅作为非金属导体

（6）腐蚀：

当要对某些确定的部位进行加工的时候，就利用腐蚀工艺部分有选择的从衬底表面除去不需要的材料。

又叫蚀刻（Etching），其基本步骤包括：

1、涂感光胶：

在二氧化硅的表面上均匀涂上感光胶（正型感光胶：

曝光前是难溶物质，曝光后分解成可溶性的小分子，很容易溶解在溶剂中。

负型感光胶则刚好相反。

）

2、光罩对准与曝光：

在制造过程中有很多次曝光和对准过程，因此需要精确控制精度，以防止误差累积。

3、蚀刻与去胶：

上面的步骤只是定义硅晶片上是否需要蚀刻的区域范围，现在才要进行蚀刻，进行蚀刻的对象不同，所要使用的腐蚀液体也不同。

对于氧化硅，常用氢氟酸，而这个氢氟酸并补腐蚀感光胶，所以具有感光胶的区域会保存下来，没有感光胶保护的则被腐蚀。

如果要将感光胶清洗，可以用有机溶剂将感光胶溶解然后清洗。

（7）扩散（掺杂）：

集成电路生产过程中要对半导体基片的一定区域掺入一定浓度的杂质元素，形成不同类型的半导体层，来制作各种器件，这就是掺杂工艺。

由此可见，掺杂工艺也是一种非常重要的基础工艺。

掺杂工艺主要有两种：

固态扩散和离子注入两种方法。

1.扩散工艺：

物质的微粒总是时刻不停地处于运动之中，这可称之为热运动。

在热运动的作用下，物质的微粒都有一种从浓度高的地方向浓度低的地方运动的趋势，这就是扩散。

扩散的机理有两种：

替位扩散和填隙扩散。

在高温的情况下，单晶固体中的晶格原子围绕其平衡位置振动，偶然也可能会获得足够的能量离开原来的位置而形成填隙原子，原来的位置就形成空位,而邻近的杂质原子向空位迁移，这就是杂质的替位扩散方式。

杂质原子也可能以填隙原子的形式从一处移到另一处而并不占据晶格位置，这种方式称为杂质的填隙扩散。

2.离子注入技术：

将杂质元素的原子离子化，使其成为带电的杂质离子，然后用电场加速这些杂质离子,使其具有很高的能量（一般为几万到几十万电子伏特），并用这些杂质离子直接轰击半导体基片

2.3CMOS电路的版图和加工工艺

2.3.1晶体管版图

1．增强型NMOS管电路符号如图2.1：

图2.1增强型NMOS管

2．NMOS晶体管立体图：

3．NMOS管的特性可用漏源电流ID和晶体管其它参数之间的关系来描述

，

，

从式中也可以看出：

当设计的MOS管越胖（宽度大、长度小）所能流过的电流越大，可以使设计的电路单元速度越快，当然面积越大。

反过来说，MOS管越长，电路单元的速度就会变慢。

4．NMOS管线性区域的伏安特性

NMOS管等效电阻为

当

时管子饱和，此时

如果

为定值，则r为常数，从而NMOS管的沟道电阻与

具有良好的线性关系

因为数字电路中驱动电压都是固定的，所以

也是固定的。

2.3.2CMOS反相器的结构及其版图

1．CMOS反相器符号：

2．CMOS反相器结构：

反相器的输出由上拉管M2的源极直接与VDD相连，通过下拉管M1的源极直接与地相连。

M1和M2的栅极直接与输入相连，M1和M2的漏极相接。

当M1导通时，M2必定截止；

M2导通时，M1必定截止。

3．CMOS反相器等效电路模型

图中，和分别是N沟道和P沟道的等效电阻，可得

时，

4．CMOS反相器版图

图2-10中，右边一列画出的是左边各主要步骤用到的掩膜版图的俯视图，左边画出的是各步骤器件的剖面图，剖面图的上面还画出了掩膜版的侧视图，掩膜版侧视图空心的地方表示对应于下面器件剖面图该处是透光的（空的）。

掩膜版1：

用来规定P阱的形状、大小及位置。

掩膜版2：

用于确定薄氧化层。

掩膜版3：

用来刻蚀多晶硅，形成多晶硅栅极及多晶硅互连线。

掩膜版4：

确定需要进行离子注入形成P+的区域

掩膜版5：

用来确定需要进行掺杂的N+区域，由图2-10（e）可看出它实际上是P+掩膜版的负版，即凡不是P+的区域都进行N+掺杂，包括NMOS管的栅区、源区和漏区（实际上还应包括N型衬底的欧姆接触，但图中并未画出）。

掺杂之后在硅片表面覆盖一层SiO2。

掩膜版6：

确定接触孔，将这些位置处的SiO2刻蚀掉。

掩膜版7：

用于刻蚀金属电极和金属连线。

图2-12反向器版图及结构剖面图

（a）版图；

（b）结构剖面图

反相器版图

2.4设计规则和工艺参数

2.4.1设计规则的内容和作用

1．版图的设计规则：

为了保证电路基本单元及其相互连线构成的版图能够正确生产出来

2．设计规则的内容：

几何规则和电学规则

（1）几何规则：

规定了版图制作中的各种尺寸

（2）电学规则：

规定了电路连线电阻，分布电容和功耗等应达到的指标

2.4.2几何规则

（1）特征尺寸：

指版图中多晶硅的宽度，有源区宽度以及金属连线宽度的最小尺寸

（2）几何规则：

对版图各层之间的重叠，有源区的特征尺寸以及线条的宽度和间距等几何尺寸所作出的规定。

（3）几何规则的描述：

一、以微米分辨率描述的设计规则，给定掩膜版的各种最小特征尺寸

二、以参数为基准的设计规则，以参数表示加工工艺尺寸的单位，2作为特征尺寸。

对于一定的工艺，只要确定相应的值，就可以得到版图设计中所需要的其它各种尺寸。

2.4.3电学规则

1．薄层电阻

2．非矩形区域电阻（见图2－12，表2－3）

3．MOS电路的电容估算

MOS电路的动态响应与MOS器件以及由金属，硅和扩散构成的电容密切相关，由MOS器件电容，扩散电容和布线电容组成。

（1）MOS管器件栅极电容

MOS管器件栅极电容包括栅源电容、栅漏电容和栅极到衬底的电容

其中

是真空的介电系数;

是SiO2的相对介电常数,

；

A为栅极氧化层面积；

为栅氧化层厚度

（2）扩散电容

扩散电容：

N+和P＋扩散区对衬底的电容，取决于扩散区和衬底之间的电压，以及扩散区的有效面积。

正比于总的扩散对衬底的面积

其中a是扩散区的宽度，b为扩散区的长度，为没平方米的结电容，为每微米的侧面电容。

可见，MOS器件的各种电容，都和相应的接触面积成正比，减少MOS器件的加工尺寸，将有效的减少器件的电容，从而提高器件工作速度。

（a）扩散电容基本结构；

（b）扩散电容模型

（3）连线电容

连线电容：

是输出端接至下一级输入端所需要的信号线产生的电容，一般多利用金属和多晶硅作为导线。

因为金属产生的电阻、电容效应均比多晶硅还要小，因此大部分的导线应该尽量使用金属，知道要接到栅极的时候才换成多晶硅。

金属、多晶硅、扩散区常被用作互连线，它们相互之间以及它们与衬底之间都会形成电容。

采用简单的平行板电容器模型可粗略估计这些电容值的大小为

式中:

ε——介质的绝对介电常数

t——介质的厚度;

A——互连线的面积。

平行板电容模型忽略了由边缘电场引起的边缘效应。

互连线对衬底及互连线之间都有边缘效应,这样就使估算的电容比实际值要小。

随着连线的宽度和高度按比例缩小，边缘效应的影响就更加显著。

要进一步提高估算精度，就要采用其它更为复杂的模型。

平行板电容及边缘效应

（4）连线延迟

如图是长导线延迟的RC模型，可分为n级RC延迟

导线的延迟时间

当

其中r是单位长度导线分布电阻，C是单位长度导线分布电容，

是导线长度。

可见，导线延时与长度平方成正比。

如果在导线中插入缓冲器，则延时将成倍减少

利用金属代替多晶硅，可以减少分布电阻和电容，减少延迟

（5）门的延迟

1、CMOS反相器的延迟

CMOS反相器级联时，前级反相器的负载电容

主要是后级反相器两个MOS管的栅级电容

和

的并联，其中

其中

是单位面积栅电容，

分别是N管的栅宽和长，

是P管的栅宽和长

当CMOS反相器从下降到0时，其下降时间tf由两部分组成

（1）电容电压从0.9下降到

所需要的时间tf1。

这时，N管工作在饱和区。

负载电容的放电电流就是N管饱和工作电流。

（2）电容电压从

下降到0.1所需要的时间，N管工作在线性区，此时放电电流就是线性区工作电流。

根据回路净电流为零，有

从而反相器的下降时间为

所以

同理，可以得到反相器的上升时间

CMOS门的平均传输延迟时间

可以看出，反相器的延迟与负载电容成正比，与供电电压和

成反比。

因此，为了提高电路的工作速度，应尽可能减少负载电容，同时增加沟道的宽长比，提高供电电源等措施。

6.功耗

（1）分类：

静态功耗：

主要由MOS管的反向漏电流引起的

动态功耗：

由CMOS开关的瞬态电流和负载电容的充放电所引起的

（2）静态功耗：

由于CMOS门在静态时，P管和N管有一个截止，没有形成直流通路，故只有反向漏电流存在

（3）CMOS的动态功耗由两部分组成

一、电路在翻转过程中，P和N管同时导通，引起到的短路功耗

是电流平均值，

二、电路负载电容充放电所引起的功耗

结论：

（1）短路功耗Pd与器件的值和输入波形的上升和下降时间有关，减少输入波形的上升时间和下降时间可以降低管子的短路功耗。

（2）动态功耗与信号频率、负载电容和电源工作电压有关。

降低信号频率、负载电容和工作电压能有效降低管子的动态功耗。